JPH0235489B2 - - Google Patents
Info
- Publication number
- JPH0235489B2 JPH0235489B2 JP57218917A JP21891782A JPH0235489B2 JP H0235489 B2 JPH0235489 B2 JP H0235489B2 JP 57218917 A JP57218917 A JP 57218917A JP 21891782 A JP21891782 A JP 21891782A JP H0235489 B2 JPH0235489 B2 JP H0235489B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- differential amplifier
- resistance element
- variable resistance
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
Description
【発明の詳細な説明】
この発明は自動レベル調整回路に係り、特に制
御入力に基づき入力信号の振幅レベルを調整する
自動レベル調整回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an automatic level adjustment circuit, and more particularly to an automatic level adjustment circuit that adjusts the amplitude level of an input signal based on a control input.
第１図は従来の自動レベル調整回路を示してい
る。入力端子２にはレベル調整するための信号が
与えられ、この信号は差動増幅器４に抵抗６を介
して入力される。差動増幅器４の入力部には入力
信号レベルを調整するために可変抵抗素子８が設
置され、この可変抵抗素子８は制御入力１０に応
じてその抵抗値が制御される素子、例えばトラン
ジスタ等で構成される。差動増幅器４の出力は出
力端子１２から取り出され、可変抵抗素子８の制
御入力１０には、差動増幅器４の一定レベル以上
の出力をレベル検出回路１４で整流、検波した
後、低域フイルタ１６を介して平滑して得た直流
電圧が用いられている。即ち、この制御入力１０
に応じて可変抵抗素子８の抵抗値を変化させて信
号レベルを低下させ、出力を一定レベル以上にあ
げないよう帰還を施してある。 FIG. 1 shows a conventional automatic level adjustment circuit. A signal for level adjustment is applied to the input terminal 2, and this signal is input to the differential amplifier 4 via a resistor 6. A variable resistance element 8 is installed at the input section of the differential amplifier 4 to adjust the input signal level, and the variable resistance element 8 is an element whose resistance value is controlled according to the control input 10, such as a transistor. configured. The output of the differential amplifier 4 is taken out from the output terminal 12, and the output of the differential amplifier 4 above a certain level is rectified and detected by the level detection circuit 14, and then passed through a low-pass filter to the control input 10 of the variable resistance element 8. A DC voltage obtained by smoothing through 16 is used. That is, this control input 10
The resistance value of the variable resistance element 8 is changed according to the signal level to lower the signal level, and feedback is provided to prevent the output from rising above a certain level.
第２図は自動レベル調整回路の前記差動増幅器
４の部分を示している。即ち、レベル調整をする
ための信号が与えられる入力端子２と、差動増幅
器４の非反転入力端子（＋）との間には抵抗６が
接続され、非反転入力端子（＋）と基準電位点と
の間には、可変抵抗素子８が接続されている。ま
た、差動増幅器４の反転入力端子（−）には、出
力端子１２と基準電位点との間に接続された帰還
抵抗１７，１８から分圧出力が与えられている。 FIG. 2 shows the differential amplifier 4 portion of the automatic level adjustment circuit. That is, a resistor 6 is connected between the input terminal 2 to which a signal for level adjustment is applied and the non-inverting input terminal (+) of the differential amplifier 4, and the resistor 6 is connected between the non-inverting input terminal (+) and the reference potential. A variable resistance element 8 is connected between the point and the point. Further, the inverting input terminal (-) of the differential amplifier 4 is provided with a divided voltage output from feedback resistors 17 and 18 connected between the output terminal 12 and a reference potential point.
このような差動増幅器４を用いた自動レベル調
整回路において、差動増幅器４の増幅利得は抵抗
１７，１８の比で決定し、入力電圧をVi、出力
電圧をV0、抵抗６の抵抗値をRIN、可変抵抗素子
８の抵抗値をRALC、抵抗１７，１８の抵抗値を
R1，R2とすると、出力電圧V0は、差動増幅器４
の入力抵抗が非常に高く、RINに対し無視できる
とすれば、
V0＝｛RALC／（RIN＋RALC）｝
・｛（R1＋R2）／R1｝Vi …(1)
で与えられる。 In the automatic level adjustment circuit using such a differential amplifier 4, the amplification gain of the differential amplifier 4 is determined by the ratio of the resistors 17 and 18, where the input voltage is Vi, the output voltage is V0 , and the resistance value of the resistor 6. is R IN , the resistance value of variable resistance element 8 is R ALC , and the resistance value of resistors 17 and 18 is
Assuming R 1 and R 2 , the output voltage V 0 is the differential amplifier 4
If the input resistance of is very high and can be ignored with respect to R IN , then V 0 = {R ALC / (R IN + R ALC )} ・{(R 1 + R 2 ) / R 1 }Vi …(1) Given.
このような自動レベル調整回路では、可変抵抗
素子８に与えられる制御入力に基づき、可変抵抗
素子８の抵抗値が決定され、この抵抗値と抵抗６
の抵抗値で入力信号のレベルを減衰させ、入出力
間の利得調整でレベル調整が行われている。 In such an automatic level adjustment circuit, the resistance value of the variable resistance element 8 is determined based on the control input given to the variable resistance element 8, and this resistance value and the resistance value of the resistance 6 are determined.
The level of the input signal is attenuated by the resistance value, and the level is adjusted by adjusting the gain between the input and output.
自動レベル調整回路は過大入力に対し出力歪が
生じない程度にレベルを制限する目的で設置され
るが、このような回路では、入力信号レベルが比
較的小さく、可変抵抗素子８の両端にかかる電圧
が非線型性を生じない程度に入力を制御していれ
ば問題は生じないが、これ以上の高レベルになる
と、可変抵抗素子８に係る交流レベルが大きくな
るため、信号の波形歪が増加する。 Automatic level adjustment circuits are installed to limit the level to such an extent that output distortion does not occur in response to excessive input. If the input is controlled to the extent that nonlinearity does not occur, no problem will occur, but if the level becomes higher than this, the AC level related to the variable resistance element 8 will increase, resulting in increased waveform distortion of the signal. .
特に、可変抵抗素子８が第３図に示すようにト
ランジスタ２０で構成され、或いは第４図に示す
ように一対のトランジスタ２２，２４で構成され
る場合には、レベル調整の過渡状態において、歪
の発生が顕著になり、そのために一旦信号レベル
を減衰させてからこのような回路により制御をか
ければ信号対雑音比（Ｓ／Ｎ）が悪化する欠点が
ある。なお、各可変抵抗素子８において、端子２
６は差動増幅器４の非反転入力端子（＋）に接続
され、端子２８には制御入力が与えられる。 In particular, when the variable resistance element 8 is composed of a transistor 20 as shown in FIG. 3, or a pair of transistors 22 and 24 as shown in FIG. The occurrence of this becomes noticeable, and therefore, if the signal level is once attenuated and then controlled by such a circuit, there is a drawback that the signal-to-noise ratio (S/N) deteriorates. Note that in each variable resistance element 8, the terminal 2
6 is connected to the non-inverting input terminal (+) of the differential amplifier 4, and a control input is given to the terminal 28.
そこで、この発明は、交流振幅に生じる波形歪
を防止した自動レベル調整回路の提供を目的とす
る。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an automatic level adjustment circuit that prevents waveform distortion occurring in AC amplitude.
即ち、この発明の自動レベル調整回路は、入力
信号が加えられる入力端子２と、この入力端子に
加えられた前記入力信号を増幅する差動増幅器４
と、前記差動増幅器の非反転入力端子と前記入力
端子との間に接続された第１の抵抗３０と、前記
入力端子と前記差動増幅器の反転入力端子との間
に第２の抵抗３２を介して接続され、制御入力に
より抵抗値が調整される可変抵抗素子８と、前記
差動増幅器の出力端子と前記反転入力端子との間
に接続された第３の抵抗３４と、前記非反転入力
端子と基準電位点との間に接続された第４の抵抗
３６とを備え、入力端子に加えられる前記入力信
号のレベルを前記可変抵抗素子により制御するも
のである。 That is, the automatic level adjustment circuit of the present invention includes an input terminal 2 to which an input signal is applied, and a differential amplifier 4 that amplifies the input signal applied to this input terminal.
, a first resistor 30 connected between the non-inverting input terminal of the differential amplifier and the input terminal, and a second resistor 32 connected between the input terminal and the inverting input terminal of the differential amplifier. a variable resistance element 8 whose resistance value is adjusted by a control input; a third resistor 34 connected between the output terminal of the differential amplifier and the inverting input terminal; The fourth resistor 36 is connected between the input terminal and the reference potential point, and the level of the input signal applied to the input terminal is controlled by the variable resistance element.
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings.
第５図はこの発明の自動レベル調整回路の実施
例を示し、第２図に示す回路と同一部分には同一
符号を付してある。図において、入力端子２と差
動増幅器４の非反転入力端子（＋）との間には第
１の抵抗３０が接続され、入力端子２と差動増幅
器４の反転入力端子（−）との間には制御入力に
より抵抗値が調整される可変抵抗素子８とともに
第２の抵抗３２が接続されている。即ち、差動増
幅器４の反転入力端子（−）と非反転入力端子
（＋）との間には、可変抵抗素子８がその両端子
に抵抗３０，３２を介在させて接続されている。
そして、反転入力端子（−）と出力端子１２との
間には第３の抵抗３４が接続され、非反転入力端
子（＋）と基準電位点との間には第４の抵抗３６
が接続されている。 FIG. 5 shows an embodiment of the automatic level adjustment circuit of the present invention, and the same parts as those in the circuit shown in FIG. 2 are given the same reference numerals. In the figure, a first resistor 30 is connected between the input terminal 2 and the non-inverting input terminal (+) of the differential amplifier 4, and a first resistor 30 is connected between the input terminal 2 and the inverting input terminal (-) of the differential amplifier 4. A second resistor 32 and a variable resistance element 8 whose resistance value is adjusted by a control input are connected therebetween. That is, a variable resistance element 8 is connected between the inverting input terminal (-) and the non-inverting input terminal (+) of the differential amplifier 4 with resistors 30 and 32 interposed between both terminals thereof.
A third resistor 34 is connected between the inverting input terminal (-) and the output terminal 12, and a fourth resistor 36 is connected between the non-inverting input terminal (+) and the reference potential point.
is connected.
以上の構成に基づき、その動作を説明する。こ
の自動レベル調整回路では、可変抵抗素子８に第
３図又は第４図に示すトランジスタで構成される
可変抵抗素子８が用いられている。そして、可変
抵抗素子８に制御入力１０を与えて、その抵抗値
を無限大から０に可変し、出力電圧V0の交流レ
ベルを減衰させることができる。 The operation will be explained based on the above configuration. In this automatic level adjustment circuit, a variable resistance element 8 constituted by a transistor shown in FIG. 3 or 4 is used. Then, by applying a control input 10 to the variable resistance element 8, its resistance value can be varied from infinity to 0, and the alternating current level of the output voltage V0 can be attenuated.
この回路において、入力電圧をVi、可変抵抗
素子８と抵抗３２の接続点Ｐの電圧をVi′、抵抗
３０，３２の抵抗値をRa、抵抗３４，３６の抵
抗値をRbとするとき、差動増幅器４の入力抵抗
RINが非常に大きく、Ra，Rbに対し無視できると
すると、出力電圧V0は、
V0＝（Rb／Ra）（Vi−Vi′） …(2)
となる。 In this circuit, when the input voltage is Vi, the voltage at the connection point P between variable resistance element 8 and resistor 32 is Vi', the resistance value of resistors 30 and 32 is R a , and the resistance value of resistors 34 and 36 is R b. , input resistance of differential amplifier 4
Assuming that R IN is very large and can be ignored with respect to R a and R b , the output voltage V 0 is V 0 = (R b /R a ) (V i −V i ′) (2).
このような構成によれば、制御入力が無いと
き、可変抵抗素子８の抵抗値は無限大となる。こ
の場合、可変抵抗素子８の接続点Ｐの電圧Vi′は、
Vi′＝V0となり出力電圧V0が可変抵抗素子８の端
子Ｐに直接印加されることになる。このため、可
変抵抗素子８には抵抗３０，３６の損失分の電圧
（Vi−V0）が印加される。この結果、交流分の歪
は大幅に抑制されることになる。なお、抵抗３
０，３２は、制御入力が大となり、可変抵抗素子
８の抵抗が０となるとき、差動増幅器４の非反転
入力端子（＋）のゲインがオープンループに近づ
くのを防止するために挿入されている。なお、こ
の実施例では増幅作用を持たせるため、この出力
を増幅してから整流し、帰還をかけている。 According to such a configuration, when there is no control input, the resistance value of the variable resistance element 8 becomes infinite. In this case, the voltage V i ' at the connection point P of the variable resistance element 8 is
V i '=V 0 and the output voltage V 0 is directly applied to the terminal P of the variable resistance element 8. Therefore, a voltage (V i −V 0 ) corresponding to the loss of the resistors 30 and 36 is applied to the variable resistance element 8. As a result, distortion in the alternating current component is significantly suppressed. In addition, resistance 3
0 and 32 are inserted to prevent the gain of the non-inverting input terminal (+) of the differential amplifier 4 from approaching an open loop when the control input becomes large and the resistance of the variable resistance element 8 becomes 0. ing. In this embodiment, in order to provide an amplification effect, this output is amplified, then rectified, and fed back.
また、第６図に示すように、可変抵抗素子８の
接続点Ｐと基準電位点との間に抵抗３８を接続
し、可変抵抗素子８の抵抗値が無限大の値をとる
とき、差動増幅器４の入出力間に利得を持たせる
こともできる。 Further, as shown in FIG. 6, when a resistor 38 is connected between the connection point P of the variable resistance element 8 and the reference potential point, and the resistance value of the variable resistance element 8 takes an infinite value, the differential It is also possible to provide a gain between the input and output of the amplifier 4.
第７図はこの発明の自動レベル調整回路の具体
的な実施例を示し、第５図に示した回路と同一部
分には同一符号が付してある。電源端子３９Ａに
は基準電位より正電源VCC、電源端子３９Ｂには
負電源−VEEが与えられる。この回路において、
差動増幅器４のトランジスタ４０，４２はエミツ
タを共通に接続され、このエミツタと負電源−
VEEとの間には定電流源４４が接続され、トラン
ジスタ４０，４２を流れる電流が規定されてい
る。トランジスタ４０，４２のベース間には、抵
抗３０，３２を個別に介して可変抵抗素子８が挿
入され、トランジスタ４０のベースと基準電位点
との間には抵抗３６が接続され、トランジスタ４
２のベースと出力端子１２との間には抵抗３４が
接続されている。 FIG. 7 shows a specific embodiment of the automatic level adjustment circuit of the present invention, and the same parts as those in the circuit shown in FIG. 5 are given the same reference numerals. The power supply terminal 39A is supplied with a positive power supply V CC from the reference potential, and the power supply terminal 39B is supplied with a negative power supply -V EE . In this circuit,
The emitters of the transistors 40 and 42 of the differential amplifier 4 are connected in common, and this emitter is connected to the negative power supply -
A constant current source 44 is connected between V EE and the current flowing through the transistors 40 and 42. A variable resistance element 8 is inserted between the bases of the transistors 40 and 42 via resistors 30 and 32 individually, and a resistor 36 is connected between the base of the transistor 40 and a reference potential point.
A resistor 34 is connected between the base of 2 and the output terminal 12.
また、トランジスタ４０のコレクタと、正電源
VCCとの間には、ダイオード接続されたトランジ
スタ４８が接続され、トランジスタ４２のコレク
タと正電源VCCとの間には、ダイオード接続され
たトランジスタ５０が接続されている。トランジ
スタ４８のベース・コレクタにはトランジスタ５
２のベース、トランジスタ５０のベース・コレク
タにはトランジスタ５４のベースがそれぞれ接続
され、共にカレントミラー回路を構成しているト
ランジスタ５２，５４のエミツタはともに正電源
VCCに接続されている。トランジスタ５４のコレ
クタは、ダイオード接続されたトランジスタ５６
のベース・コレクタに接続され、トランジスタ５
２のコレクタは、トランジスタ５６とカレントミ
ラー回路を構成しているトランジスタ５８のコレ
クタにに接続され、トランジスタ５６，５８のエ
ミツタは共に負電源−VEEに接続されている。 In addition, the collector of the transistor 40 and the positive power supply
A diode-connected transistor 48 is connected between the collector of the transistor 42 and the positive power supply V CC, and a diode-connected transistor 50 is connected between the collector of the transistor 42 and the positive power supply V CC . Transistor 5 is connected to the base and collector of transistor 48.
The base of transistor 54 is connected to the base of transistor 2 and the base and collector of transistor 50, respectively, and the emitters of transistors 52 and 54, which together form a current mirror circuit, are both connected to a positive power supply.
Connected to V CC . The collector of the transistor 54 is a diode-connected transistor 56.
connected to the base and collector of transistor 5
The collector of transistor 2 is connected to the collector of transistor 58 which constitutes a current mirror circuit with transistor 56, and the emitters of transistors 56 and 58 are both connected to the negative power supply -VEE .
そして、トランジスタ５２のコレクタにはトラ
ンジスタ６０のベースが接続され、、トランジス
タ６０のコレクタは正電源VCCに接続され、エミ
ツタには出力端子１２が形成されるとともに、コ
レクタと負電源−VEEとの間には定電流源６２が
接続されている。 The base of a transistor 60 is connected to the collector of the transistor 52, the collector of the transistor 60 is connected to the positive power supply V CC , the output terminal 12 is formed at the emitter, and the collector and the negative power supply -V EE are connected. A constant current source 62 is connected between them.
なお、可変抵抗素子８は第３図又は第４図に示
す回路で構成するものとする。 It is assumed that the variable resistance element 8 is constituted by the circuit shown in FIG. 3 or FIG. 4.
このような構成によれば、可変抵抗素子８は制
御入力１０に応じてその抵抗値が無限大から０に
至る範囲で制御され、この結果、差動増幅器４の
トランジスタ４０，４２のベース入力のレベルが
調整され、これに対応する出力を出力端子１２か
ら取り出すことができる。即ち、この場合、トラ
ンジスタ４０にコレクタに現れる信号出力はトラ
ンジスタ４８を介してトランジスタ５２のベース
に与えられ、同様にトランジスタ４２のコレクタ
に現れる信号出力はトランジスタ５４のベースに
与えられる。トランジスタ５６，５８のカレント
ミラー効果により、各トランジスタ５２，５４の
各出力電流が合成され、差動増幅器４としての出
力はトランジスタ６０を介して出力端子１２から
取り出される。このような構成により利得の大き
な直流増幅器を形成し、抵抗３０，３２，３４，
３６で増幅器の利得を決定する帰還又は減衰を行
つている。 According to such a configuration, the resistance value of the variable resistance element 8 is controlled in a range from infinity to 0 according to the control input 10, and as a result, the base inputs of the transistors 40 and 42 of the differential amplifier 4 are controlled. The level is adjusted, and a corresponding output can be taken out from the output terminal 12. That is, in this case, the signal output appearing at the collector of transistor 40 is applied to the base of transistor 52 via transistor 48, and similarly the signal output appearing at the collector of transistor 42 is applied to the base of transistor 54. Due to the current mirror effect of the transistors 56 and 58, the respective output currents of the transistors 52 and 54 are combined, and the output of the differential amplifier 4 is taken out from the output terminal 12 via the transistor 60. This configuration forms a DC amplifier with a large gain, and the resistors 30, 32, 34,
36 performs feedback or attenuation that determines the gain of the amplifier.
このような自動レベル調整回路によれば、高レ
ベル入力が与えられる場合においても、従来の場
合に比較して可変抵抗素子両端に与えられる交流
信号電圧の振幅が大幅に減少するため、従来回路
において、いつたん入力減衰させたのと同じ効果
が得られる。このため、交流振幅波形歪を減少さ
せることができ、しかも、このような回路によれ
ば大幅な入力減衰の必要がないためＳ／Ｎ比の悪
化を防止できる。さらに、ノイズレベルについて
は、このような回路を用いれば、制御入力による
可変抵抗素子の変化に応じて増幅器の帰還量が変
化する。このため、従来回路のように自動レベル
調整回路から働き始めると、可変抵抗素子の抵抗
値が低下し、従つて、信号源抵抗が低下すること
により生じたノイズレベルの急激な減少も少なく
なり、自動レベル調整回路が働くような大きな入
力信号に対しても、自動レベル調整回路が働かな
いような小さな入力信号に対しても、ノイズレベ
ルをほぼ一定な小さい値に保つことができる。 According to such an automatic level adjustment circuit, even when a high level input is applied, the amplitude of the AC signal voltage applied to both ends of the variable resistance element is significantly reduced compared to the conventional case. , the same effect as when input attenuation is obtained. Therefore, alternating current amplitude waveform distortion can be reduced, and since such a circuit does not require significant input attenuation, deterioration of the S/N ratio can be prevented. Furthermore, regarding the noise level, if such a circuit is used, the feedback amount of the amplifier changes in accordance with the change in the variable resistance element caused by the control input. Therefore, when the automatic level adjustment circuit starts working as in the conventional circuit, the resistance value of the variable resistance element decreases, and therefore, the sudden decrease in noise level caused by the decrease in signal source resistance becomes less. The noise level can be kept at a small, almost constant value, both for large input signals that cause the automatic level adjustment circuit to work, and for small input signals that do not work for the automatic level adjustment circuit.
以上説明したように、この発明によれば、交流
振幅に生じる波形歪を防止でき、高レベル入力が
与えられる場合でも、波形歪のないレベル調整出
力を取り出すことができる。 As described above, according to the present invention, it is possible to prevent waveform distortion occurring in AC amplitude, and even when a high level input is given, a level adjusted output without waveform distortion can be obtained.
第１図は従来の自動レベル調整回路を示すブロ
ツク図、第２図はその差動増幅器の部分を示す回
路図、第３図及び第４図は可変抵抗素子の構成を
示す回路図、第５図はこの発明の自動レベル調整
回路の実施例を示す回路図、第６図はこの発明の
自動レベル調整回路の他の実施例を示す回路図、
第７図はこの発明の自動レベル調整回路の具体的
な実施例を示す回路図である。
４…差動増幅器、８…可変抵抗素子、３０…第
１の抵抗、３２…第２の抵抗、３４…第３の抵
抗、３６…第４の抵抗。
Fig. 1 is a block diagram showing a conventional automatic level adjustment circuit, Fig. 2 is a circuit diagram showing the differential amplifier portion thereof, Figs. 3 and 4 are circuit diagrams showing the configuration of the variable resistance element, and Fig. 5 FIG. 6 is a circuit diagram showing an embodiment of the automatic level adjustment circuit of the invention, FIG. 6 is a circuit diagram showing another embodiment of the automatic level adjustment circuit of the invention,
FIG. 7 is a circuit diagram showing a specific embodiment of the automatic level adjustment circuit of the present invention. 4... Differential amplifier, 8... Variable resistance element, 30... First resistor, 32... Second resistor, 34... Third resistor, 36... Fourth resistor.
Claims (1)
する差動増幅器と、 前記差動増幅器の非反転入力端子と前記入力端
子との間に接続された第１の抵抗と、 前記入力端子と前記差動増幅器の反転入力端子
との間に第２の抵抗を介して接続され、制御入力
により抵抗値が調整される可変抵抗素子と、 前記差動増幅器の出力端子と前記反転入力端子
との間に接続された第３の抵抗と、 前記非反転入力端子と基準電位点との間に接続
された第４の抵抗とを備え、 入力端子に加えられる前記入力信号のレベルを
前記可変抵抗素子により制御することを特徴とす
る自動レベル調整回路。[Claims] 1. An input terminal to which an input signal is applied; a differential amplifier that amplifies the input signal applied to the input terminal; and between the non-inverting input terminal of the differential amplifier and the input terminal. a variable resistance element connected via a second resistance between the input terminal and the inverting input terminal of the differential amplifier, the resistance value of which is adjusted by a control input; a third resistor connected between the output terminal of the differential amplifier and the inverting input terminal; and a fourth resistor connected between the non-inverting input terminal and a reference potential point; An automatic level adjustment circuit characterized in that the level of the input signal applied to the terminal is controlled by the variable resistance element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21891782A JPS59108414A (en) | 1982-12-14 | 1982-12-14 | Automatic level adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21891782A JPS59108414A (en) | 1982-12-14 | 1982-12-14 | Automatic level adjusting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108414A JPS59108414A (en) | 1984-06-22 |
| JPH0235489B2 true JPH0235489B2 (en) | 1990-08-10 |
Family
ID=16727338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21891782A Granted JPS59108414A (en) | 1982-12-14 | 1982-12-14 | Automatic level adjusting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108414A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325628A (en) * | 1976-08-20 | 1978-03-09 | Tashk Ni I Puroekutonui I Suto | Cement and method of manufacturing thereof |
| JPS55109009A (en) * | 1979-02-14 | 1980-08-21 | Sony Corp | Level control circuit |
-
1982
- 1982-12-14 JP JP21891782A patent/JPS59108414A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325628A (en) * | 1976-08-20 | 1978-03-09 | Tashk Ni I Puroekutonui I Suto | Cement and method of manufacturing thereof |
| JPS55109009A (en) * | 1979-02-14 | 1980-08-21 | Sony Corp | Level control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59108414A (en) | 1984-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5827561B2 (en) | Electromagnetic transducer bias circuit | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JP3404209B2 (en) | Transimpedance amplifier circuit | |
| JPH0626287B2 (en) | Amplifier | |
| JPS585594B2 (en) | rectifier circuit | |
| JPH0235489B2 (en) | ||
| JPH0346581Y2 (en) | ||
| JPH0712128B2 (en) | amplifier | |
| JPS631768B2 (en) | ||
| JPH0326565B2 (en) | ||
| JPS60239108A (en) | Improved mutual conductance amplifier | |
| JPS5949728B2 (en) | variable impedance circuit | |
| JP2594642B2 (en) | Amplifier circuit | |
| JPS5837722B2 (en) | variable gain amplifier | |
| JPS6325768Y2 (en) | ||
| US4450412A (en) | Balanced amplifier output stage | |
| JPS59207716A (en) | Automatic level controlling circuit | |
| JPH033404B2 (en) | ||
| JPH0231888B2 (en) | ||
| JPH0439921B2 (en) | ||
| JPH0535606B2 (en) | ||
| JPH0746763B2 (en) | Multi-stage signal transmission device | |
| JP3360911B2 (en) | Differential amplifier circuit | |
| JPS6119535Y2 (en) | ||
| JPH01179510A (en) | Electronic volume circuit |