JPH0234969A - Input protective circuit - Google Patents
Input protective circuitInfo
- Publication number
- JPH0234969A JPH0234969A JP18599588A JP18599588A JPH0234969A JP H0234969 A JPH0234969 A JP H0234969A JP 18599588 A JP18599588 A JP 18599588A JP 18599588 A JP18599588 A JP 18599588A JP H0234969 A JPH0234969 A JP H0234969A
- Authority
- JP
- Japan
- Prior art keywords
- input
- mis
- resistor
- input protection
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title abstract 3
- 230000015556 catabolic process Effects 0.000 abstract description 25
- 230000002159 abnormal effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000003685 thermal hair damage Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。[Detailed description of the invention] The present invention will be described in the following order.
Ａ、産業上の利用分野
Ｂ１発明の概要
従来技術「第４図」
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例［第１図乃信第３図］
発明の効果
（Ａ、産業上の利用分野）
本発明は入力保護回路、特にＭＯ３型半導体集積回路に
設ける入力保護回路に関する。A. Field of industrial application B1 Outline of the invention Prior art "Figure 4" Problems to be solved by the invention Examples of means and actions for solving the problems [Figure 1 to Figure 3] Effects of the invention (A. Field of Industrial Application) The present invention relates to an input protection circuit, and particularly to an input protection circuit provided in an MO3 type semiconductor integrated circuit.
（Ｂ、発明の概要）
本発明は、上記の入力保護回路において、サージ等の異
常電圧が入力端子に入ったときにバイパス用ＭＩＳ型ト
ランジスタの局部に電流が集中して熱破壊を起すことを
防止するため、入力保護抵抗と内部回路との接続点と、
定電位点（例えばアースあるいは電源端子）との間にＭ
ＩＳ型トランジスタと抵抗からなる直列回路を複数個並
列に接続したものである。(B. Summary of the Invention) In the input protection circuit described above, the present invention prevents current from concentrating locally in the bypass MIS transistor and causing thermal breakdown when an abnormal voltage such as a surge enters the input terminal. To prevent this, connect the connection point between the input protection resistor and the internal circuit,
M between a constant potential point (e.g. ground or power terminal)
A plurality of series circuits each consisting of an IS type transistor and a resistor are connected in parallel.
（Ｃ，従来技術）［第４図］
ＭＯ３ＬＳＩの入力保護回路として一般に第４図（Ａ）
、（Ｂ）に示すものか用いられている。同図（Ａ）は入
力保護回路の回路図、同図（Ｂ）はＭＩＳ型トランジス
タの平面図である。(C, Prior Art) [Figure 4] Figure 4 (A) is generally used as an input protection circuit for MO3LSI.
, (B) are used. 3A is a circuit diagram of the input protection circuit, and FIG. 1B is a plan view of the MIS transistor.
図において、ａは入力端子、ｂは一端が該入力端子ａに
接続された入力保護抵抗、Ｃはドレインが該入力保護抵
抗すの反入力端子側の端子に接続されたＭＩＳ型トラン
ジスタで、ソースおよびゲートが接地されでいる。ｄは
内部回路で、入力信号を入力保護抵抗すを介して受ける
。In the figure, a is an input terminal, b is an input protection resistor whose one end is connected to the input terminal a, C is an MIS type transistor whose drain is connected to the terminal on the opposite input terminal side of the input protection resistor, and its source is and the gate is grounded. d is an internal circuit that receives an input signal via an input protection resistor.
この入力保護回路は、入力端子ａに内部回路ｄのうち入
力ＭＩＳ型トランジスタのゲート耐圧を超えるサージ等
の異常に高い電圧が入ったときに入力保護抵抗すによっ
て電流を抑制すると共にＭＴＳ型トランジスタＣにアバ
ランシェブレークダウンを生ぜしめて電流をバイパスさ
せることにより内部回路ｄを保護する。This input protection circuit suppresses the current by using an input protection resistor when an abnormally high voltage such as a surge that exceeds the gate breakdown voltage of the input MIS type transistor in the internal circuit d is applied to the input terminal a. The internal circuit d is protected by causing an avalanche breakdown to bypass the current.
（Ｄ、発明か解決しようとする問題点）ところで、−上
記の従来の入力保護回路にはアバランシェブレークダウ
ンがＭＩＳ型トランジスタＣ−の局部において生じ、電
流集中により熱破壊が生じる虞れがあるという問題があ
った。というのは、異常ｒ７’に圧が入力端子に加わっ
てＭＩＳ型トランジスタＣがアバランシェブレークダウ
ンするときブレークダウンがＭＩＳ型トランジスタＣの
全領域において生じれば、バイパス電流がＭＩＳ型トラ
ンジスタＣ内部を略均−な密度で流れ、熱破壊の虞れは
ない。しかし、ＭＩＳ型トランジスタＣのソース、トレ
イン、ゲートの形状、不純物濃度分布の仕方等によって
かならずしもアバランシェブレークダウンがＭＩＳ型ト
ランジスタＣの全領域において生じるとは限らず、同図
（Ｂ）の例えばｅに示す部分のみでアバランシェブレー
クダウンが生じ、そこにバイパス電流のすべてが集中す
る場合がある。このような場合にはその集中した部分が
大きな電流によって熱破壊してしまう虞れがある。(D. Problem to be solved by the invention) By the way, in the conventional input protection circuit described above, avalanche breakdown occurs locally in the MIS transistor C, and there is a risk of thermal breakdown due to current concentration. There was a problem. This is because when pressure is applied to the input terminal due to abnormality r7' and MIS type transistor C undergoes avalanche breakdown, if the breakdown occurs in the entire area of MIS type transistor C, the bypass current will flow through the inside of MIS type transistor C. It flows with uniform density and there is no risk of thermal breakdown. However, depending on the shape of the source, train, and gate of the MIS transistor C, the impurity concentration distribution, etc., avalanche breakdown may not necessarily occur in the entire region of the MIS transistor C. Avalanche breakdown may occur only in the area shown, and all of the bypass current may be concentrated there. In such a case, there is a risk that the concentrated portion may be thermally destroyed by the large current.
本発明はこのような問題点を解決すべく為されたもので
あり、サージ等の異常電圧が入力端子に入ったときにＭ
ＩＳ型トランジスタの局部に電流が集中して熱破壊を起
すことを防止することを［１的とする。The present invention was made to solve these problems, and when abnormal voltage such as a surge enters the input terminal, the M
The first objective is to prevent current from concentrating locally in the IS type transistor and causing thermal damage.
（Ｅ、問題点を解決するための手段）
本発明入力保護回路は上記問題点を解決するため、入力
保護抵抗と内部回路との接続点と、定電位点（例えばア
ースあるいは電源端子）との間にＭＩＳ型トランジスタ
と抵抗からなる直列回路を複数個並列に接続したことを
特徴とする。(E. Means for Solving the Problems) In order to solve the above problems, the input protection circuit of the present invention connects the connection point between the input protection resistor and the internal circuit and the constant potential point (for example, ground or power supply terminal). It is characterized in that a plurality of series circuits each consisting of an MIS type transistor and a resistor are connected in parallel between them.
（Ｆ、作用）
本発明入力保護回路によれば、複数のＭＩＳ型トランジ
スタそれぞれに抵抗が直列接続され、そのＭＩＳ型トラ
ンジスタと抵抗との直列回路がパラレルに接続されてい
るので、各抵抗によって電流の集中を防止することがで
き、各ＭＩＳ型トランジスタにおいて、アバランシェブ
レークダウンか生じるようにできる。従って、電流集中
による熱破壊を防止することができる。(F. Effect) According to the input protection circuit of the present invention, a resistor is connected in series to each of a plurality of MIS type transistors, and the series circuit of the MIS type transistor and the resistor is connected in parallel. concentration can be prevented, and avalanche breakdown can occur in each MIS type transistor. Therefore, thermal damage due to current concentration can be prevented.
ＬＧ、実施例）［第１図乃至第３図］
以下、本発明入力保護回路を図示実施例に従って詳細に
説明する。LG, Embodiment) [FIGS. 1 to 3] The input protection circuit of the present invention will be described in detail below according to the illustrated embodiment.
第１図（Ａ）、（Ｂ）は本発明入力保護回路のつの実施
例を示すもので、同図（Ａ）は回路図、同図（Ｂ）はＭ
ＩＳ型トランジスタの平面図である。図面において、１
は入力端子、２は入力保護抵抗で、その一端が入力端子
ｌに接続さ九ている。３．．３２−３ｎ （ｎは例えば
数個、数十個ないしは数百側）はＭＩＳ型トランジスタ
で、そのドレイン４．４、・・・は入力保護抵抗２の反
入力端子側の端子に接続されており、ソース５．５、・
・・及び共通のゲート６は接地されている。FIGS. 1(A) and 1(B) show two embodiments of the input protection circuit of the present invention; FIG. 1(A) is a circuit diagram, and FIG. 1(B) is an M
FIG. 2 is a plan view of an IS type transistor. In the drawing, 1
is an input terminal, and 2 is an input protection resistor, one end of which is connected to the input terminal l. 3. ．． 32-3n (n is, for example, several, tens, or hundreds) is an MIS type transistor, and its drain 4.4, . . . is connected to the terminal on the opposite input terminal side of the input protection resistor 2. , source 5.5,・
...and the common gate 6 is grounded.
ソース５．５、・・・はドレイン４．４、・・・に比較
してチャンネル方向における長さ［第１図（Ｂ）におけ
るヒ下方向の長さ］が長くされ、ソース電極７．７、・
・・はソース５．５、・・・のゲートから遠い方の端部
から取り出されており、そわによってソース側にソース
拡散層による拡散抵抗８．８、・・・が介在するように
なっている。尚、９はソース配線で、接地されている。Sources 5.5, . . . have longer lengths in the channel direction [lengths in the downward direction in FIG. 1(B)] than drains 4.4, . ,・
. . is taken out from the end of the source 5.5, . There is. Note that 9 is a source wiring, which is grounded.
１０．１０、・・・はドレイン電極、１１はドレイン配
線で、上記入力保護抵抗２の反入力端子側のＤ８ ｆと
内部回路１２の入力との間に接続されている。10. 10, . . . are drain electrodes, 11 is a drain wiring, and these are connected between D8f on the opposite input terminal side of the input protection resistor 2 and the input of the internal circuit 12.
この入力保護回路は、通常時においては各ＭｒＳ型トラ
ンジスタ３．．３．−３ｎがオフ状態にある。そして、
若し、％常に高い電圧が入力端子と接地ラインの間に加
わると、その異常電圧が抵抗８．８、・・・を介して全
ＭＩＳ型トランジスタ３Ｉ〜３ｏに加わる。すると、全
ＭＩＳ型トランジスタ３１〜３ｎはその電圧によってア
バランシェブレークダウンし、各ＭＩＳ型トランジスタ
３、〜３ｎに電流が分流する。その際、抵抗８．８・・
・の存在が一箇所への電流集中を防止する。この点につ
いて、ブレークダウン特性である第２図を参照しながら
説明する。This input protection circuit operates normally for each MrS type transistor 3. ．． 3. -3n is in the off state. and,
If a constantly high voltage is applied between the input terminal and the ground line, the abnormal voltage is applied to all MIS transistors 3I to 3o via the resistors 8.8, . Then, all MIS type transistors 31 to 3n undergo avalanche breakdown due to the voltage, and current is shunted to each MIS type transistor 3, to 3n. At that time, resistance 8.8...
・Prevents current concentration in one place. This point will be explained with reference to FIG. 2, which shows breakdown characteristics.
若し、異常電圧があると１つのＭＩＳ型トランジスタは
実線で示すような電圧と電流の関係が生じる。即ち、異
常電圧が生じると端子電圧か上昇してブレークダウン′
社圧に達したところでプレー久ダウンするが、そのとき
の電流は略Ｏである。If there is an abnormal voltage, one MIS type transistor will have a relationship between voltage and current as shown by the solid line. In other words, when an abnormal voltage occurs, the terminal voltage increases and breakdown occurs.
When the pressure is reached, the play goes down, but the current at that time is approximately O.
そして、直ちに端子電圧か急激にある程度低下し、その
後端子電圧がほとんど変化しないまま電流が増加し続け
、その電流値が破壊値（例えば１０ｍＡ）を超えると破
壊する。ところが、本発明においては各ＭＩＳ型トラン
ジスタ３に抵抗８が直列に接続されているので、アバラ
ンシェブレークダウンして電圧が急落した後の電流の増
加によってその抵抗８の端子電圧か一ト昇する（破線参
照）。すると、その端子電圧の上昇が別のＭＩＳ型トラ
ンジスタ３の端子電圧を上昇させる。というのはトラン
ジスタと抵抗との各直列回路は互いに並列に接続されて
いるからである。そして、アバランシェブレークダウン
したＭＩＳ型トランジスタが熱破壊する前にそれと別の
ＭＩＳ型トランジスタ３の端子電圧がブレークダウン値
を越えるとその別のＭＩＳ型トランジスタもブレークタ
ウンし、この別のＭ【Ｓ型トランジスタ３にも電流が流
れる。このようにして連鎖反応的に次々とＭＩＳ型トラ
ンジスタ３．３、・・・がアバランシェブレークダウン
し、電流か流れる。Immediately, the terminal voltage suddenly drops to a certain extent, and then the current continues to increase while the terminal voltage hardly changes, and when the current value exceeds the breakdown value (for example, 10 mA), it is destroyed. However, in the present invention, since the resistor 8 is connected in series to each MIS transistor 3, the terminal voltage of the resistor 8 rises by one step due to the increase in current after the voltage suddenly drops due to avalanche breakdown. (see dashed line). Then, the increase in the terminal voltage causes the terminal voltage of another MIS type transistor 3 to increase. This is because the series circuits of transistors and resistors are connected in parallel with each other. If the terminal voltage of another MIS type transistor 3 exceeds the breakdown value before the MIS type transistor that has undergone avalanche breakdown is thermally destroyed, that other MIS type transistor also breaks down, and this other M[S type Current also flows through transistor 3. In this way, the MIS type transistors 3, 3, . . . undergo avalanche breakdown one after another in a chain reaction, and a current flows.
こわ等の動作は略瞬時といえるきわめて短かな時間に行
われる。従って、各ＭＩＳ型トランジスタ３．３、・・
・がすべて略同時にアバランシェブレークダウンし、異
常電圧による電流がＭＩＳ型トランジスタ３．３、・・
・に分流される。依って、熱破壊を起すことなく内部回
路１２を保護することができる。Stiffness and other movements occur in an extremely short period of time, almost instantaneously. Therefore, each MIS type transistor 3.3,...
・all undergo avalanche breakdown at almost the same time, and current due to abnormal voltage flows through MIS type transistors 3.3, ・・
・Will be diverted to Therefore, the internal circuit 12 can be protected without causing thermal damage.
第３図は入力保護回路の別の実施例を示す平面図である
。この入力保護回路は複数のＭｉｓ型トランジスタのソ
ース及びトレインをそれぞれ一つの拡散層により構成し
、上から見てゲート６を横切る絶縁膜（ＬＯＧＯＳ）１
３．１３、・・・を設けて、該絶縁膜１３．１３、・・
・により各拡散層を実質的に分離して、実質的に複数の
ＭＩＳ型トランジスタが形成されるようにしたものであ
る。FIG. 3 is a plan view showing another embodiment of the input protection circuit. In this input protection circuit, the sources and trains of a plurality of Mis-type transistors are each constituted by one diffusion layer, and an insulating film (LOGOS) 1 that crosses the gate 6 when viewed from above.
3.13, . . . are provided, and the insulating films 13.13, .
Each diffusion layer is substantially separated by *, so that a plurality of MIS type transistors are substantially formed.
上記各実施例においては、各ＭＩＳ型トランジスタ３に
接続される抵抗８はソース側に接続されていたか、かな
らずしもそのように接続する必要はなく、その逆にトレ
イン側に接続するようにしても良い。また、ドレイン側
とソース側の双方に抵抗を接続するようにしても良い。In each of the above embodiments, the resistor 8 connected to each MIS type transistor 3 is connected to the source side, but it is not necessarily necessary to connect it in this way, and vice versa, it may be connected to the train side. . Further, a resistor may be connected to both the drain side and the source side.
要するに、各ＭＩＳ型トランジスタ３にそれぞれ抵抗８
が直列に接続されていれば良い。In short, each MIS type transistor 3 has a resistor 8.
should be connected in series.
尚、上記実施例のＭＩＳ型トランジスタ３がｎチャンネ
ルＭＩＳ型トランジスタであったので、各ＭＩＳ型トラ
ンジスタのゲートは接地されていたが、若しｐチャンネ
ルＭＩＳ型トランジスタの場合には各ＭＩＳ型トランジ
スタのゲートは電源ライン（Ｖｄｄ）に接続されること
になる。Incidentally, since the MIS transistor 3 in the above embodiment was an n-channel MIS transistor, the gate of each MIS transistor was grounded, but if it were a p-channel MIS transistor, the gate of each MIS transistor would be grounded. The gate will be connected to the power supply line (Vdd).
また、上記実施例は入力端子１と接地側との間に加わっ
た異常電圧から内部回路を保護するものであったが、電
源ライン（Ｖｄｄ）と入力端子１との間に加わフた異常
′？ヒ圧から内部回路を保護する入力保護回路にも本発
明を通用することかできることはいうまでもない。Furthermore, although the above embodiment protects the internal circuit from an abnormal voltage applied between the input terminal 1 and the ground side, the abnormal voltage applied between the power supply line (Vdd) and the input terminal 1 ? It goes without saying that the present invention can also be applied to an input protection circuit that protects internal circuits from high pressure.
（Ｈ，発明の効果）
以Ｆに述べたように、本発明入力保護回路は、入力端子
と内部回路との間に入力保護抵抗が設けられ、詠入力保
護抵抗と上記内部回路とを結ぶ配線と、定電位点との間
に、ＭＩＳ型トランジスタと抵抗とが直列に接続された
回路が複数個並列に接続され、上記ＭＴＳ型トランジス
タのケートには所定電位か与えられるようにされたこと
を特徴とするものである。(H, Effect of the Invention) As described in F below, the input protection circuit of the present invention includes an input protection resistor provided between the input terminal and the internal circuit, and a wiring connecting the input protection resistor and the internal circuit. A plurality of circuits in which MIS type transistors and resistors are connected in series are connected in parallel between and a constant potential point, and a predetermined potential is applied to the gate of the MTS type transistor. This is a characteristic feature.
従って、本発明入力保護回路によれば、複数のＭＩＳ型
トランジスタそれぞれに抵抗が直列接続され、そのＭＩ
Ｓ型トランジスタと抵抗との直列回路がパラレルに接続
されているので、各抵抗によって電流の集中を防止する
ことかでき、各ＭＩＳ型トランジスタにおいて、アバラ
ンシェブレークダウンが生じるようにできる。従って、
′「τＣＣ流中中よる熱破壊を防止することができる。Therefore, according to the input protection circuit of the present invention, a resistor is connected in series to each of a plurality of MIS type transistors, and the MIS type transistors are connected in series.
Since the series circuit of the S-type transistor and the resistor is connected in parallel, each resistor can prevent current concentration, and avalanche breakdown can occur in each MIS-type transistor. Therefore,
'It is possible to prevent thermal damage caused by τCC flow.
一つの実施例を示すもので、同図（Ａ）は回路図、同図
（Ｂ）はＭＩＳ型トランジスタ群の平面図、第２図はブ
レークダウン特性図、第３図は別Ｑ実施例を示すＭＩＳ
型トランジスタ群の平面図、第４図は（Ａ）、（Ｉ３）
は入力保護回路の従来例を示すもので、同図（Ａ）は回
路図、同図（Ｂ）はＭＩＳ型トランジスタ群の平面図で
ある。This figure shows one embodiment. Figure (A) is a circuit diagram, Figure (B) is a plan view of a group of MIS type transistors, Figure 2 is a breakdown characteristic diagram, and Figure 3 is a diagram of another Q embodiment. MIS to show
Figure 4 is a plan view of the type transistor group (A) and (I3).
1 shows a conventional example of an input protection circuit, where (A) is a circuit diagram and (B) is a plan view of a group of MIS type transistors.
符号の説明
■・・・入力端子、２・・・入力保護抵抗、３、〜３ｎ
・・・Ｍｉｓ型トランジスタ、８・・・抵抗。Explanation of symbols■...Input terminal, 2...Input protection resistor, 3, ~3n
...Mis type transistor, 8...resistance.
Claims (1)
られ、上記入力保護抵抗と上記内部回路とを結ぶ配線と
、一つの定電位点との間に、ＭＩＳ型トランジスタと抵
抗とが直列に接続された回路が複数個並列に接続され、
上記ＭＩＳ型トランジスタのゲートに所定電位が与えら
れるようにされたことを特徴とする入力保護回路(1) An input protection resistor is provided between the input terminal and the internal circuit, and an MIS transistor and the resistor are provided between the wiring connecting the input protection resistor and the internal circuit and one constant potential point. Multiple circuits connected in series are connected in parallel,
An input protection circuit characterized in that a predetermined potential is applied to the gate of the MIS type transistor.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599588A JPH0234969A (en) | 1988-07-25 | 1988-07-25 | Input protective circuit |
| DE68923573T DE68923573T2 (en) | 1988-03-31 | 1989-03-30 | Input circuits. |
| US07/331,275 US5025419A (en) | 1988-03-31 | 1989-03-30 | Input/output circuit |
| EP89303150A EP0335715B1 (en) | 1988-03-31 | 1989-03-30 | Input circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599588A JPH0234969A (en) | 1988-07-25 | 1988-07-25 | Input protective circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0234969A true JPH0234969A (en) | 1990-02-05 |
Family
ID=16180526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18599588A Pending JPH0234969A (en) | 1988-03-31 | 1988-07-25 | Input protective circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234969A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597026B2 (en) | 1999-12-22 | 2003-07-22 | Nec Corporation | Semiconductor device comprising plural isolated channels in a shallow trench isolation region |
| JP2009510726A (en) * | 2005-09-23 | 2009-03-12 | メアーズ テクノロジーズ， インコーポレイテッド | Field effect semiconductor devices including superlattice regions. |
-
1988
- 1988-07-25 JP JP18599588A patent/JPH0234969A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597026B2 (en) | 1999-12-22 | 2003-07-22 | Nec Corporation | Semiconductor device comprising plural isolated channels in a shallow trench isolation region |
| JP2009510726A (en) * | 2005-09-23 | 2009-03-12 | メアーズ テクノロジーズ， インコーポレイテッド | Field effect semiconductor devices including superlattice regions. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970072397A (en) | Semiconductor devices | |
| JP3061260B2 (en) | Static electricity protection circuit | |
| JP2570610B2 (en) | Semiconductor device | |
| JPH021965A (en) | Bidirectional i/o cell | |
| JPH0234969A (en) | Input protective circuit | |
| US4156153A (en) | Electronic switch | |
| US5784235A (en) | Semiconductor IC device including ESD protection circuit | |
| US6433407B2 (en) | Semiconductor integrated circuit | |
| JPS61263255A (en) | Surge protecting circuit of semiconductor device | |
| JP3789009B2 (en) | Semiconductor input / output circuit | |
| JPS6015973A (en) | Semiconductor device | |
| JPH0494167A (en) | Semiconductor device | |
| US7515390B2 (en) | System and method to relieve ESD requirements of NMOS transistors | |
| JPS58222573A (en) | Semiconductor integrated circuit device | |
| JPH0532908B2 (en) | ||
| JPH01205560A (en) | Input protective device | |
| JP3224125B2 (en) | Semiconductor integrated circuit device | |
| JPH1041457A (en) | Input/output electrostatic protection circuit of semiconductor device | |
| JPS62109354A (en) | Semiconductor integrated circuit | |
| JPS63115363A (en) | Input protection circuit | |
| JPH03147361A (en) | Semiconductor device | |
| JPH06178445A (en) | Input/output protective circuit for semiconductor device | |
| JPH10173123A (en) | Semiconductor device | |
| JPS6146046A (en) | Semiconductor integrated circuit device | |
| JPH04271142A (en) | Semiconductor integrated circuit device |