JPH023472B2 - - Google Patents

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JPH023472B2
JPH023472B2 JP56202606A JP20260681A JPH023472B2 JP H023472 B2 JPH023472 B2 JP H023472B2 JP 56202606 A JP56202606 A JP 56202606A JP 20260681 A JP20260681 A JP 20260681A JP H023472 B2 JPH023472 B2 JP H023472B2
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video data
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shift memory
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Description

【発明の詳細な説明】 本発明はレーダ・ビデオ・データ用のスレシヨ
ールド回路に関するものである。
この種のデータは一般的に、固定目標物または
移動目標物およびいろいろな種類のクラツタ(擾
乱物)より生じ、ある一定量の雑音(ノイズ)を
含んでいる。第2図に則して繰り返せば、一般的
にビデオ・データVは、レーダ受信機の雑音aす
なわちシステム雑音と、送信したパルスの地表や
降雨等からの後方拡散信号bすなわちここでクラ
ツタと名付けるものと、本物の目標物からの後方
拡散信号cとによつて形成される。
各レーダ方位角走査が開始されると、逐次生成
されるビデオ・データVは逐次増大するレンジに
対応する。識別可能なレンジ差の最小値をレン
ジ・クオントと称する。そのサイズは第2図に見
られる通りである。
本発明の目的は、雑音のみならず、特に降雨ク
ラツタのような多数のレンジ・クオントに亘つて
生ずるクラツタをも抑圧し得るスレシヨールド回
路を提供しようとするにある。
雑音aは、振幅が小で、レンジ展開も小さい
(レンジ・クオントが1個)という特徴がある。
クラツタbは、振幅及びレンジ展開が共に相対
的に大で、レンジ展開はレンジ・クオント数十個
に亘るという特徴がある。
目標物信号cは、振幅が相対的に大で、中程度
のレンジ展開(レンジ・クオントが数個)という
特徴がある。
目標物信号を抽出するためには、雑音とクラツ
タ信号とを抑圧しなければならない。
本発明によるレーダ・ビデオ・データ用のスレ
シヨールド回路は、少なくとも2k+1個の素子
により形成し、標本化しかつデイジタル化したレ
ーダ・ビデオ・データVを引続いて供給するよう
にしたシフト・メモリと、 該シフト・メモリの始めのk個の素子の出力端
に接続した第1平均化回路と終りのk個の素子の
出力端に接続した第2平均化回路との2つの平均
化回路と、 該2つの平均化回路に接続し、第1平均化回路
の出力信号S1と第2平均化回路の出力信号S2との
うち大きい方を通過させる選択回路であつて、そ
の通過させた出力信号Sはこれに定数Aを加える
ことにより、シフト・メモリの中央素子からのレ
ーダ・ビデオ・データ用の高速クラツタ抑圧第1
スレシヨールド値D1を得るようにしたものであ
る選択回路と、 該選択回路に接続する雑音レベル検出器であつ
て、その出力信号SRはこれに定数Cを加えるこ
とにより、シフト・メモリの中央素子からのレー
ダ・ビデオ・データ用の低速雑音抑圧第2スレシ
ヨールド値D2を得るようにしたものである雑音
レベル検出器と、 選択回路の出力信号Sと雑音レベル検出器の出
力信号SRとのうち大きい方を決定するための比
較器と、 該比較器の出力信号の制御の下に、2つのスレ
シヨールド値D1,D2のうち大きい方Dを通過さ
せるための切替手段と、 シフト・メモリの中央素子からのレーダ・ビデ
オ・データの振幅が、大きい方のスレシヨールド
値Dを超えているときに限り、第2スレシヨール
ド値D2を減じた該ビデオ・データを通過させる
ためのゲート回路とを具えていることを特徴とす
る。
雑音aは、雑音の突然の変化には反応しないよ
うな「低速」スレシヨールドを用いて抑圧でき
る。かような低速スレシヨールドは、平均雑音振
幅と要求される誤警報値と検出確率とにより決定
されるべきものである。
第2図にかような低速スレシヨールドはD2
して描かれており、そのレベルは最大雑音レベル
よりもちよつと大きい。
クラツタのある環境下では、目標物信号をかよ
うな低速ないし静的スレシヨールドによつて効率
的に得ることはできない。その理由はクラツタに
は、予測ができずかつ時間の変化するビデオ振幅
を生成するという特徴があるからである。クラツ
タのある環境下で操作するときには、第2図で
D1として描かれているような、可変ないし適応
性のある「高速」スレシヨールドが必要である。
かかる動的な高速スレシヨールドは、ビデオ・
データの空間積分手法で求められる、すなわちあ
る1つのレンジ・クオントに対する高速スレシヨ
ールド・レベルD1というのは、隣接する多数の
レンジ・クオントのビデオ・データの平均レベル
Sによつて決定されるものであつて、ここでS1
該レンジ・クオントの先行するk個のレンジ・ク
オントの平均レベルとし、S2を同じく後続するk
個のレンジ・クオントの平均レベルとするとき、
S1,S2のうちの最大値をSとし、Aを正または負
の定数として D1=S+A によつてD1を決定するのである。このレベルD1
は、第1図中に1と示されているシフト・メモリ
に、ビデオ・データが次々と引き続いて与えられ
るのを用いて得られる。かようなシフト・レジス
タの長さは、2k+l個のレンジ・クオントに対
応し、図中ではk=8、l=1となつている。
(各走査がカバーする総レンジ数はこれより遥か
に大きい)。ビデオ・データVは、メモリ1を通
してシフトすることにより、移動平均が得られ
る。
低速スレシヨールドD2は高速スレシヨールド
D1から導くことができる。このことが第2図に
示されている、すなわちレベルSFをSの最小レ
ベルとして描かれている(但しここでS=D1
A、Aは定数)ものとして目標物信号もクラツタ
も無いときにSに生じる最大変化をBとすれば、
レベルSRは SR=SF+B で与えられ、その結果、雑音の最大振幅期待値C
によつて、低速スレシヨールド値D2は D2=SR+C の形で与えられる。但しBとCとは与えられた定
数とする。
クラツタが無い状態すなわちS<SRのときに
は、低速スレシヨールドD2が選択される。一方、
クラツタによつてS>SRのときには、目標物抽
出用として高速スレシヨールドD1が選択される。
このことが第2図に示されている。
ビデオ・スレシヨールド回路の効果も第2図に
示される。1個ないし僅かな数のレンジ・クオン
トに亘るレンジ展開をもつ雑音のピークaは、低
速スレシヨールド・レベルD2によつて効果的に
抑圧される。これらのピークは高速スレシヨール
ド・レベルD1を増大させるためには小さ過ぎる。
(これらのピークは小さい平均値しかもたらさな
い。) しかるに、レンジ・クオント数十個にわたつて
展開するクラツタ領域から生ずるクラツタbは、
高速スレシヨールド・レベルD1を増大させるの
に十分な程長く続くので、それにより効果的に抑
圧される。(シフト・メモリは完全に満たされ、
高平均値となる。) レンジ・クオント数個にわたるレンジ展開をも
つ目標物のピークcは、第1のスレシヨールド・
レベルD1によつては抑圧されない、それはその
中程度のレンジ展開ではレベルD1を都合よく増
大させるには小さ過ぎるからである。(シフト・
メモリは前半か後半かのどちらかだけが目標物信
号により満たされる。) この種スレシヨールド回路を、n−ポイント
FFTプロセツサを具えたパルス・レーダに使用
する場合、シフト・メモリには、このプロセツサ
のn個の周波数出力信号の各々に対して、レン
ジ・クオント当りのレーダ・ビデオ・データが供
給される。したがつて、本発明によるときは、シ
フト・メモリの各素子をn個の副素子により形成
し、ビデオ・データはシフト・メモリに直列的に
転送されるようにするとともに、n周波数出力チ
ヤネルの各々に対して、第1および第2スレシヨ
ールド値が設定され、ビデオ振幅が該周波数出力
チヤネル用に設定されたスレシヨールド値の大き
い方を超過しているときに限り、シフト・メモリ
に記憶され、関連の周波数出力チヤネルを介して
供給されるビデオ・データを、該周波数出力チヤ
ネル用に設定された第2スレシヨールド値を減じ
て、該ゲート回路により通過させるようにしてい
る。
以下図面により本発明を説明する。
第1図において符号数字1で示すシフト・メモ
リは2k+3個の素子を含み、前記シフト・メモ
リ1の始めのk個の素子および終りのk個の素子
は、それぞれ加算器2および3に接続する。この
場合、メモリ素子iの内容をaiで示すと、加算器
2および3の出力信号はそれぞれ S1=1/kki=1 ai S2=1/k2k+3i=k+4 ai で表すことができる。ただし、kは定数である。
また、選択回路4は、これらの和の値を測定
し、その大きい方を通過させる。この通過した値
をSとする。
第2図には、対数的に増幅し、標本化およびデ
イジタル化したシフト・レジスタの中央の素子に
入つている単極レーダ・ビデオ信号Vが示されて
いる。この信号をシフト・メモリ1に供給し、こ
のメモリにより測定レンジのレンジ・クオントへ
の分割数に対応する周波数だけシフトさせる。こ
うすれば、前記シフト・メモリ1内の各素子の内
容は1つのレンジ・クオント内に受信される信号
に対応できる。
また、第2図には信号S1およびS2が示されてい
る。ここで、信号SはS1およびS2のエンベロープ
で表される。加算回路5は信号Sから第1スレシ
ヨールド値D1=S+A(ただし、Aは定数)を導
出する機能を有する。このスレシヨールド値D1
は「高速」スレシヨールドとも呼ばれる。すなわ
ち、D1は受信信号強度の増加に急速に反応し、
多数のレンジ・クオントに亘つて伸長する第2図
にCLで示すようなクラツタ領域を、スレシヨー
ルド値D1により完全に抑圧する。また、第2図
に斜線で示す目標物エコーならびに雑音信号は高
速スレシヨールド値D1より大である。
さらに、第1図示のスレシヨールド回路は選択
回路4に接続した雑音レベル検出器6を含む。こ
の検出器6は方位角走査ごとの信号Sの最小値を
決定する回路7と、この回路7に接続した低域通
過フイルタ8と、加算器9とにより形成する。以
下、この回路7を「デイツプ(dip)フアインダ」
と呼ぶことにする。デイツプ・フアインダ7の出
力信号は、入力信号の振幅が出力信号により既に
得られた振幅より小さい場合は、入力信号に追随
し、そうでない場合は不変のままとする。このプ
ロセスは後続するレーダ走査ごとに繰り返され
る。かくして、デイツプ・フアインダ7の出力信
号は信号Sの最小値となり、この値を保持する。
デイツプ・フアインダ7の出力信号はこれを低域
通過フイルタ8に供給する。このフイルタ8は循
環形フイルタで、供給された信号がこの出力信号
より大きい場合は、出力信号を1ユニツトだけ増
加(インクレメント)させ、供給された信号が出
力信号より小さい場合は、1ユニツトだけ減少
(デイクレメント)させる機能を有し、かくして
「低速」スレシヨールドが得られる。これは平均
雑音レベルを表すスレシヨールドである。フイル
タ8の出力信号SFは加算器9に供給され、フイ
ルタ出力信号を調整可能定数Bだけ増加して信号
SRを生じさせる。この定数Bは、雑音のみが存
在する時に、SR信号がS信号のピーク値にほぼ
等しくなるように選定する。
選択回路4からのS信号と雑音レベル検出器6
からのSR信号とは、比較器10に供給される。
比較器10の出力信号はスイツチ11用の制御信
号として使用する。すなわち、SSRの場合は
「高速」スレシヨールド値D1がスイツチ11を通
過し、S<SRの場合は、D2信号がスイツチ11
を通過するようにする。D2は、加算器12でSR
を調整可能定数Cだけ増加させることによりSR
信号から得られる「低速」スレシヨールドを表
す。また、定数Cは、低速スレシヨールド・レベ
ルに、ビデオ雑音を丁度超えるような値をとらせ
るためのものである。
スイツチ11を通過したスレシヨルード値はD
で表示し、これをゲート13に供給する。このゲ
ートは、ビデオ振幅がスレシヨールドDより大き
く、かつ、スレシヨールドD2だけ減ぜられてい
る範囲において、シフト・メモリの中央の素子か
らのビデオ・データを通過させるよう形成する。
すなわち、ゲート13は比較器14、減算器15
およびスイツチ16を含み、比較器14において
は、シフト・メモリからのビデオ・データをスレ
シヨールドDと比較し、ビデオ・データがスレシ
ヨールドDより大きい場合は、スイツチ16を閉
じ、減算器15によりD2だけ減ぜられたビデ
オ・データを通過させる。
上述の実施例において、ビデオ信号Vを、シフ
ト・メモリに供給する前に、対数的にではなく直
線的に処理する場合は、加算器5,9および12
の代わりに乗算器を使用し、それぞれ D1=S・A、SR=SF・B、D2=SR・C を満足するようにする必要があるほか、減算器1
5を割算器に置き換える必要がある。
また、上述のスレシヨールド回路をn−ポイン
トFFTプロセシング・ユニツトを具えたパル
ス・レーダ装置に適用する場合は、一般に、この
プロセシング・ユニツトのn周波数出力信号の
各々に対して別々のスレシヨールド値を選定する
必要があり、かつ、各レンジ・クオントおよび各
周波数出力信号に対して、ゲート13がビデオ・
データを通過させるようにする必要がある。これ
がためには、シフト・メモリ1の各素子をn個の
副素子により形成し、ビデオ情報をスレシヨール
ド回路の残りの部分でタイム・シエアリング・ベ
ースで処理するようにするだけで充分である。
第3図及び第4図では、クラツタのみの効果及
び目標物のみの効果が更に明瞭に示されている:
第3図では大きなクラツタ領域が効果的に空白化
されており、第4図では目標物信号が通過して伝
えられている。
【図面の簡単な説明】
第1図は本発明によるスレシヨールド回路のブ
ロツクダイヤグラムであり、第2図は本発明回路
の一部の作動説明用信号波形図であり、第3図
は、高速スレシヨールドD1によるクラツタの抑
圧及び低速スレシヨールドD2による雑音の抑圧
を示し、第4図は、ビデオ・データVが高速スレ
シヨールドD1より大きいとき、目標物信号が抽
出されることを示す図である。 1……シフト・メモリ、2,3,5,9,12
……加算回路、4……選択回路、6……雑音レベ
ル検出器、7……デイツプ・フアインダ、8……
低域通過フイルタ、10,14……比較器、1
1,16……スイツチ、13……ゲート回路、1
5……減算器。

Claims (1)

  1. 【特許請求の範囲】 1 レーダ・ビデオ・データ用スレシヨールド回
    路において、 少なくとも2k+1個の素子により形成し、標
    本化しかつデイジタル化したレーダ・ビデオ・デ
    ータVを引続いて供給するようにしたシフト・メ
    モリと、 該シフト・メモリの始めのk個の素子の出力端
    に接続した第1平均化回路と終りのk個の素子の
    出力端に接続した第2平均化回路との2つの平均
    化回路と、 該2つの平均化回路に接続し、第1平均化回路
    の出力信号S1と第2平均化回路の出力信号S2との
    うち大きい方を通過させる選択回路であつて、そ
    の通過させた出力信号Sはこれに定数Aを加える
    ことにより、シフト・メモリの中央素子からのレ
    ーダ・ビデオ・データ用の高速クラツタ抑圧第1
    スレシヨールド値D1を得るようにしたものであ
    る選択回路と、 該選択回路に接続し、選択回路からの信号の最
    小値を方位角走査ごとに決定するためのデイツ
    プ・フアインダと、該デイツプ・フアインダに接
    続する低域通過フイルタとを含んで成る雑音レベ
    ル検出器であつて、その出力信号SRはこれに定
    数Cを加えることにより、シフト・メモリの中央
    素子からのレーダ・ビデオ・データ用の低速雑音
    抑圧第2スレシヨールド値D2を得るようにした
    ものである雑音レベル検出器と、 選択回路の出力信号Sと雑音レベル検出器の出
    力信号SRとのうち大きい方を決定するための比
    較器と、 該比較器の出力信号の制御の下に、2つのスレ
    シヨールド値D1,D2のうち大きい方Dを通過さ
    せるための切替手段と、 シフト・メモリの中央素子からのレーダ・ビデ
    オ・データの振幅が、大きい方のスレシヨールド
    値Dを超えているときに限り、第2スレシヨール
    ド値D2を減じた該ビデオ・データを通過させる
    ためのゲート回路と を具えていることを特徴とするスレシヨールド回
    路。 2 nポイントFFTプロセシング・ユニツトを
    具えたパルス・レーダ装置に適用するスレシヨー
    ルド回路において、 シフト・メモリの各素子はn個の副素子によつ
    て形成してあることと、 FFTプロセシング・ユニツトのn個の周波数
    出力チヤネルを介して供給されるレーダ・ビデ
    オ・データを直列的にシフト・メモリへと転送す
    ると共に、n個の周波数出力チヤネルの各々に対
    して第1スレシヨールド及び第2スレシヨールド
    を設定し、またゲート回路は適切な周波数出力チ
    ヤネルを通してシフト・メモリから与えられたレ
    ーダ・ビデオ・データを、ビデオ振幅が該周波数
    出力チヤネルに対して設定されたスレシヨールド
    のうち大きい方を超えているときに限り、該周波
    数出力チヤネルに対して設定された第2スレシヨ
    ールドを減じて通過させるようにしたことと を特徴とする特許請求の範囲第1項に記載のスレ
    シヨールド回路。
JP56202606A 1980-12-22 1981-12-17 Threshold circuit Granted JPS57125367A (en)

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Application Number Priority Date Filing Date Title
NL8006950A NL8006950A (nl) 1980-12-22 1980-12-22 Drempelschakeling voor radarvideoinformatie.

Publications (2)

Publication Number Publication Date
JPS57125367A JPS57125367A (en) 1982-08-04
JPH023472B2 true JPH023472B2 (ja) 1990-01-23

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ID=19836356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56202606A Granted JPS57125367A (en) 1980-12-22 1981-12-17 Threshold circuit

Country Status (7)

Country Link
US (1) US4527159A (ja)
EP (1) EP0054982B1 (ja)
JP (1) JPS57125367A (ja)
AU (1) AU550112B2 (ja)
CA (1) CA1180431A (ja)
DE (1) DE3175069D1 (ja)
NL (1) NL8006950A (ja)

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