JPH0231465A - Non-volatile memory wafer - Google Patents
Non-volatile memory waferInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリ
が所要の半導体プロセスにより形成される不揮発性メモ
リ用ウェハに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a wafer for nonvolatile memory on which nonvolatile memories such as EPROM and EEPROM are formed by a required semiconductor process.
本発明は、所要の半導体プロセスにより不揮発性メモリ
が形成される不揮発性メモリ用ウェハにおいて、フロー
ティングゲートに接するトンネル絶縁膜のメモリ形成部
以外の部分の一部を一対の電極で挟み、これを特性試験
用素子とすることにより、そのトンネル絶縁膜の特性の
判定を簡単に行う構造としたものである。In a non-volatile memory wafer on which non-volatile memory is formed by a required semiconductor process, the present invention sandwiches a part of the tunnel insulating film other than the memory forming area in contact with the floating gate between a pair of electrodes, and characterizes the wafer. By using it as a test element, the structure allows the characteristics of the tunnel insulating film to be easily determined.
ＥＥＦＲＯＭ等の不揮発性メモリは、フローティングゲ
ートに接して形成されたトンネル酸化膜を介して、書き
込みや消去が行われる。また、このような不揮発性メモ
リに関する技術は、「日経エレクトロニクスＪ 、ｎ
ｏ、２９Ｌ５月２４日、 １９８２年、第１５４頁〜第
１７９頁（日経マグロウヒル社発行）にも記載されてい
る。In a nonvolatile memory such as an EEFROM, writing and erasing are performed through a tunnel oxide film formed in contact with a floating gate. In addition, technology related to such non-volatile memory is described in “Nikkei Electronics J, n
o, 29L, May 24, 1982, pages 154 to 179 (published by Nikkei McGraw-Hill).
この種の不揮発性メモリには、出荷に際して製品の検査
が行われている。This type of nonvolatile memory is inspected before being shipped.
その製品の検査は、各チップをモールドした後でいわゆ
る抜き取り検査により行われる。抜き取られたチップは
、書き込み・消去の試験が回数を垂ねて行われ、そのチ
ップ毎に良否が判定される。The product is inspected by so-called sampling inspection after each chip is molded. The extracted chips are subjected to writing and erasing tests several times, and the quality of each chip is determined.
そして、不良のチップおよびその不良チップにかかるロ
フト分のチップが除かれる。Then, the defective chip and the chips corresponding to the loft related to the defective chip are removed.
しかし、そのような検査方法では、不良となるチップま
で、モールドすることが前提となり、時間及び費用が不
良チップ分だけ無駄になる。However, in such an inspection method, it is assumed that even chips that become defective are molded, and time and cost are wasted by the amount of defective chips.
また、ウェハ状態で特性試験を行うことも考えられる。It is also conceivable to conduct characteristic tests in the wafer state.
しかし、この場合には、特性試験を行っである程度トン
ネル酸化膜の耐圧等が劣化したチップが、製品に紛れ込
むことになり、書き込み・消去の試験時間も長いものと
なる。However, in this case, chips whose tunnel oxide film withstand voltage has deteriorated to some extent due to characteristic tests end up being mixed into the product, and write/erase test times become long.
そこで、本発明は上述の課題に鑑み、トンネル絶縁膜の
特性試験を簡単に行なえる不揮発性メモリ用つェへの提
供を目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present invention aims to provide a non-volatile memory device that can easily test the characteristics of a tunnel insulating film.
上述の目的を達成するため、本発明の不揮発性メモリ用
ウェハは、まず、フローティングゲートに接してトンネ
ル絶縁膜が形成された不揮発性メモリが各チップに形成
される。そのフローティングゲートの構造は、シリコン
基板等の半導体基体上にトンネル絶縁膜を介して形成さ
れるものや、他の配線層上にトンネル絶縁膜を介して形
成されるものであっても良い、また、フローティングゲ
ートの構造は、コントロールゲートとの間にトンネル絶
縁膜が設けられる構造でも良い、不揮発性メモリは、例
えばＥＥＰＲＯＭ、ＥＰＲＯＭ等が挙げられる。In order to achieve the above object, in the nonvolatile memory wafer of the present invention, first, a nonvolatile memory in which a tunnel insulating film is formed in contact with a floating gate is formed on each chip. The structure of the floating gate may be one formed on a semiconductor substrate such as a silicon substrate with a tunnel insulating film interposed therebetween, or one formed on another wiring layer with a tunnel insulating film interposed therebetween. The structure of the floating gate may be a structure in which a tunnel insulating film is provided between the floating gate and the control gate. Examples of the nonvolatile memory include EEPROM and EPROM.
そして、本発明の不揮発性メモリ用ウェハは、そのウェ
ハ上のメモリ形成部以外の部分の一部のトンネル絶縁膜
が一対の電極に挟まれてなる特性試験用素子が設けられ
ることを特徴とする。ウェハ上のメモリ形成部以外の部
分の一部とは、例えば、各チップ毎のメモリ形成領域以
外の領域や、ウェハの周縁部の一部や、或いはウェハの
スクライブライン上の領域等が挙げられる。一対の電極
は、ポリシリコン層等の配線層や不純物拡散領域であっ
ても良い。The nonvolatile memory wafer of the present invention is characterized in that a characteristic testing element is provided in which a part of the tunnel insulating film on the wafer other than the memory forming area is sandwiched between a pair of electrodes. . The portion of the wafer other than the memory formation area includes, for example, an area other than the memory formation area of each chip, a part of the periphery of the wafer, or an area on the scribe line of the wafer. . The pair of electrodes may be a wiring layer such as a polysilicon layer or an impurity diffusion region.
その特性試験用素子の試験方法の一例としては、トンネ
ル絶縁膜に対して所要の定電流を流し、トンネル絶縁膜
の破壊に至るまでの時間を測定する方法とすることがで
きる。An example of a method for testing the element for characteristic testing is a method in which a required constant current is applied to the tunnel insulating film and the time until the tunnel insulating film breaks down is measured.
ウェハ上のメモリ形成部以外の部分の一部のトンネル絶
縁膜を用いて特性試験用素子を設けることで、製造した
不揮発性メモリを何ら破壊することなく、製品の特性試
験を行うことが可能となり、ウェハ状態のままに試験を
行うことも容易に行なえる。By providing a characteristic testing element using part of the tunnel insulating film on the wafer other than the memory forming area, it becomes possible to conduct product characteristic tests without destroying the manufactured nonvolatile memory. , testing can be easily performed in the wafer state.
また、本来のメモリ部分とは別個に且つ同時に形成した
トンネル絶縁膜を用いた特性試験用素子を設けているこ
とから、その特性試験用素子に対しての加速試験も可能
となる。Furthermore, since a characteristic test element using a tunnel insulating film formed separately from and simultaneously with the original memory portion is provided, accelerated testing of the characteristic test element is also possible.
本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.
第１の実施例
本実施例の不揮発性メモリ用ウェハの要部を第１図に示
す。First Embodiment FIG. 1 shows the main parts of a wafer for nonvolatile memory according to this embodiment.
このウェハのある領域には、不揮発性メモリ２が形成さ
れ、同じウェハの他の領域には、特性試験用素子３が形
成される。A nonvolatile memory 2 is formed in one area of this wafer, and a characteristic testing element 3 is formed in another area of the same wafer.
不揮発性メモリの構造は、ＥＥＦＲＯＭの構造を存し、
まず、ウェハを構成するシリコン基板１の表面に選択酸
化により形成されたフィールド酸化膜４が選択的に形成
されている。そのフィールド酸化膜４から延長された表
面の領域にゲート酸化ｌ！！６が形成され、その一部に
トンネル絶縁膜としてのトンネル酸化膜５が設けられて
いる。上記ゲート酸化膜６上にはフローティングゲート
７が設けられており、このフローティングゲート７はト
ンネル酸化膜６に接する。このフローティングゲート７
上には該フローティングゲート７を被覆するように眉間
絶縁膜８が形成される。その層間絶縁膜８上には、さら
にコントロールゲート９が設けられている。The structure of non-volatile memory includes the structure of EEFROM,
First, a field oxide film 4 is selectively formed by selective oxidation on the surface of a silicon substrate 1 constituting a wafer. Gate oxide l! in the area of the surface extending from the field oxide film 4! ! 6 is formed, and a tunnel oxide film 5 as a tunnel insulating film is provided in a part thereof. A floating gate 7 is provided on the gate oxide film 6, and this floating gate 7 is in contact with the tunnel oxide film 6. This floating gate 7
A glabellar insulating film 8 is formed thereon to cover the floating gate 7. A control gate 9 is further provided on the interlayer insulating film 8.
フローティングゲート７は、上記トンネル酸化膜５を介
してキャリアが注入される電極であり、例えば第１層目
のポリシリコン層により形成される。また、コントロー
ルゲート９は、電圧の印加によってフローティングゲー
ト９に注入されたキャリアを消滅させ、例えば第２７ｉ
目のポリシリコン層により形成される。The floating gate 7 is an electrode into which carriers are injected through the tunnel oxide film 5, and is formed of, for example, a first polysilicon layer. Further, the control gate 9 eliminates carriers injected into the floating gate 9 by applying a voltage, for example, the 27i-th
It is formed by a polysilicon layer.
次に、同じシリコン基板１の異なる部分に形成される特
性試験用素子３の構造は、シリコン基板１の表面に同工
程で形成されるフィールド酸化膜１４が設けられ、その
フィールド酸化膜１４から延長された表面の領域にゲー
ト酸化膜１６が形成されている。このゲート酸化膜１６
の一部には、上記トンネル酸化膜５と同じ工程により形
成されたトンネル酸化膜１５が設けられている。そして
、このトンネル酸化１１１５に接するように、例えば第
１層目のポリシリコン層からなる上部電極１７が設けら
れている。そのトンネル酸化膜１５の下部には、不純物
拡散領域１８が形成され、この不純物拡散領域１８が下
部電極となる。Next, the structure of the characteristic test element 3 formed on different parts of the same silicon substrate 1 is that a field oxide film 14 formed in the same process is provided on the surface of the silicon substrate 1, and an extension from the field oxide film 14 is provided. A gate oxide film 16 is formed in the area of the exposed surface. This gate oxide film 16
A tunnel oxide film 15 formed by the same process as the tunnel oxide film 5 is provided in a part of the tunnel oxide film 15 . An upper electrode 17 made of, for example, a first polysilicon layer is provided so as to be in contact with this tunnel oxide 1115. An impurity diffusion region 18 is formed under the tunnel oxide film 15, and this impurity diffusion region 18 becomes a lower electrode.
このような構造の特性試験用素子３は、例えば第４図に
示すように、ウェハ４０の種々なところに設けることが
できる。斜線領域で模式的に示す特性試験用素子４１は
、ウェハ４０上の全くチップにならない周縁部４２上に
形成された素子である。また、斜線領域で模式的に示す
特性試験用素子４３は、各チップ４４毎に形成された素
子である。この特性試験用素子４３では、各チップ４４
内の主たるメモリ領域４５以外に形成されている。The characteristic testing element 3 having such a structure can be provided at various locations on the wafer 40, as shown in FIG. 4, for example. A characteristic testing element 41 schematically shown in a shaded area is an element formed on a peripheral portion 42 of the wafer 40 that does not become a chip at all. Further, the characteristic test element 43 schematically shown in the shaded area is an element formed for each chip 44. In this characteristic test element 43, each chip 44
It is formed outside the main memory area 45 within the memory area.
特性試験用素子４６は、チップとチップの間のスクライ
ブライン４７上に設けられた素子である。The characteristic test element 46 is an element provided on a scribe line 47 between chips.
これら各特性試験用素子４１．４３．４６は、第１図の
上記特性試験用素子３の構造を有し、不揮発性メモリと
同工程にて形成される。これら各特性試験用素子４１．
４３： ４６は、同時に同じウェハ４０上に設けても良
いが、いずれか１種乃至２１１を個別に設けても良い。Each of these characteristic test elements 41, 43, and 46 has the structure of the characteristic test element 3 shown in FIG. 1, and is formed in the same process as the nonvolatile memory. Each of these characteristic test elements 41.
43 and 46 may be provided on the same wafer 40 at the same time, or any one of them to 211 may be provided individually.
次に、第１図に示した不揮発性メモリ用ウェハを用いた
検査方法について説明する。Next, an inspection method using the nonvolatile memory wafer shown in FIG. 1 will be described.
一般に、酸化膜においては、その絶縁破壊が生ずるまで
の総電荷ｉ１ ＱｌＢ （ｃｈａｒｇｅ ｔｏ ｂｒｅ
ａｋｄｏｗｎ）は、
Ｑｇｏ−１′Ｌ ａｎ
（■は電流値、 ｔｓ。は破壊に至るまでの時間）の
関係にある。不揮発性メモリの性能は、その書き込み・
消去の回数が多い程優れ、その回数は総電荷量Ｑ□に比
例することから、このＱｏの大小で不揮発性メモリの良
否を判断できる。すなわち、上記特性試験用素子により
、Ｑ□を測定することで、節単に不良な不揮発性メモリ
を見分けることができる。しかも、その特性試験用素子
を用いた検査では、上述のように、特性試験用素子が不
揮発性メモリと別個に設けられているために、何ら不揮
発性メモリを破壊するものではない、従って、製品の費
用や時間の無駄を大幅になくすことが可能となる。Generally, in an oxide film, the total charge i1 QlB (charge to bre
akdown) is in the relationship of Qgo-1'L an (■ is the current value, and ts is the time until breakdown). The performance of non-volatile memory depends on its writing and
The greater the number of times of erasure, the better, and the number of times of erasure is proportional to the total amount of charge Q□, so the quality of the nonvolatile memory can be determined based on the magnitude of this Qo. That is, by measuring Q□ using the characteristic testing element, it is possible to simply identify a defective nonvolatile memory. Moreover, in the inspection using the characteristic test element, since the characteristic test element is provided separately from the non-volatile memory as mentioned above, it does not destroy the non-volatile memory in any way. This makes it possible to significantly eliminate wasted costs and time.
上記電流値■を大きく採ることで、加速試験が行われる
０例えばトンネル酸化膜１５を１００人程変色すると、
検査時間に１０−”Ａ／ａｍで３×ＩＱｆｆ秒ぐらい必
要になるが、ＩＡ／ｃｍで３０秒程度に検査時間を短縮
できる。また、電流値を増大させない場合においても、
通常の製品化後に書き込み・消去試験を行う場合に比較
して、十分に短い時間での検査がなされることになる。By increasing the current value (■) above, an accelerated test is carried out.For example, if the tunnel oxide film 15 changes color by about 100 people,
At 10-"A/am, the inspection time requires about 3 x IQff seconds, but at IA/cm, the inspection time can be shortened to about 30 seconds.Also, even when the current value is not increased,
This means that the test can be completed in a sufficiently short time compared to the normal write/erase test performed after commercialization.
この試験は、ウェハ状態で行うことが可能であり、従っ
て、モールド後に不良を発見しチップが無駄になること
が防止される。勿論、モールド後に検査を行うことも可
能である。This test can be performed in the wafer state, thus preventing defects from being discovered after molding and wasting chips. Of course, it is also possible to perform the inspection after molding.
上記上部電極１７や上記トンネル酸化膜１５の面積は、
大きなものとすることにより、不揮発性メモリの欠陥と
の相関性を高めることができる。The areas of the upper electrode 17 and the tunnel oxide film 15 are:
By making it large, it is possible to increase the correlation with defects in nonvolatile memory.
並列して数個の特性試験素子を接続するようなこともで
きる。It is also possible to connect several characteristic test elements in parallel.
第２の実施例
本実施例は、第１の実施例の変形であり、３層のポリシ
リコン層間でのトンネル酸化膜を特性試験用素子に用い
る例である。Second Embodiment This embodiment is a modification of the first embodiment, and is an example in which a tunnel oxide film between three polysilicon layers is used as an element for characteristic testing.
その構造は、第２図に示すように、同一のシリコン基板
２０の一部に、不揮発性メモリ２１が形成され、他の一
部に特性試験用素子２２が形成される。As shown in FIG. 2, the structure is such that a nonvolatile memory 21 is formed in one part of the same silicon substrate 20, and a characteristic testing element 22 is formed in the other part.
不揮発性メモリ２１は、第１Ｎ目のポリシリコン層２３
．第２Ｎ目のポリシリコン層２４．第３層目のポリシリ
コンＪ！１２５より構成され、第１層目のポリシリコン
ｊｌ！２３がキャリアの供給層として機能し、第２層目
のポリシリコン層２４がフローティングゲートであり、
第３Ｎ目のポリシリコンＷ２５がコントロールゲートと
して機能する。The nonvolatile memory 21 includes a 1Nth polysilicon layer 23
．． 2nd Nth polysilicon layer 24. Third layer polysilicon J! 125, the first layer of polysilicon jl! 23 functions as a carrier supply layer, the second polysilicon layer 24 is a floating gate,
The third N-th polysilicon W25 functions as a control gate.
第１Ｉ目と第２層目のポリシリコン７１！Ｉ２３．２４
の間には、トンネル酸化１１９２６が形成され、第２層
目上第３層目のポリシリコンＦＪ２４．２５の間には、
トンネル酸化ＷＸ２７が形成される。1st and 2nd layer polysilicon 71! I23.24
A tunnel oxide 11926 is formed in between, and between the second and third layers of polysilicon FJ24.25,
A tunnel oxide WX27 is formed.
特性試験用素子２２は、その不揮発性メモリ２１と同一
ウェハ上で且つ同一工程からなる第１Ｎ目のポリシリコ
ンＦＩ２８と、第２層目のポリシリコン１１１２９を有
している。そして、それら第１Ｎ目と第２層目のポリシ
リコンＮ２８．２９の間には、トンネル酸化［３０が形
成されている。このトンネル酸化膜３０は、不揮発性メ
モリ２１のトンネル酸化膜２６と同じ酸化膜である。The characteristic test element 22 includes a 1Nth polysilicon FI 28 and a second layer of polysilicon 11129, which are formed on the same wafer and in the same process as the nonvolatile memory 21. A tunnel oxide [30] is formed between the first Nth layer and the second layer of polysilicon N28 and N29. This tunnel oxide film 30 is the same oxide film as the tunnel oxide film 26 of the nonvolatile memory 21.
このような特性試験用素子２２は、第１の実施例と同様
、第４図に示したように、ウェハ４０上の各所に種々の
かたちで設けることができる。そして、この特性試験用
素子２２に対して、試験を行うことで、不揮発性メモリ
２１を何ら破壊することなく、チップの良否を判定でき
ることになる。Similar to the first embodiment, such characteristic testing elements 22 can be provided at various locations on the wafer 40 in various forms, as shown in FIG. By testing this characteristic test element 22, it is possible to determine whether the chip is good or bad without destroying the nonvolatile memory 21 in any way.
この第２の実施例のウェハにおいても、加速試験が可能
であり、特性の検査はモールドの前後を問わない。Accelerated testing is also possible for the wafer of this second embodiment, and the characteristics can be inspected before or after molding.
また、この特性試験用素子２２の構造は、第２層目のポ
リシリコン層と第３Ｎ目のポリシリコン層の間のトンネ
ル酸化膜を試験する構造にすることも可能である。Further, the structure of this characteristic testing element 22 can be such that a tunnel oxide film between the second polysilicon layer and the third Nth polysilicon layer is tested.
第３の実施例 本実施例は、他の構造の不揮発性メモリの例である。Third embodiment This embodiment is an example of a nonvolatile memory having another structure.
その構造は、第２図に示すように、同一のシリコン基板
３１の一部に、不揮発性メモリ３２と特性試験用素子３
３が形成される。Its structure is as shown in FIG.
3 is formed.
不揮発性メモリ３２は、第１層目のポリシリコン層３４
．第２層目のポリシリコンＮ３５．第３層目のポリシリ
コンＩ！ｉ３７より構成され、第１Ｆｉ目のポリシリコ
ン１１３４が消去用、第２層目のポリシリコン７１３５
がフローティングゲート、第３層目のポリシリコン層３
７がコントロールゲートとして設けられている。第１Ｊ
ｉ目と第２層目のポリシリコン層３４．３５の間には、
トンネル酸化膜３６が形成されている。The nonvolatile memory 32 has a first polysilicon layer 34.
．． Second layer of polysilicon N35. Third layer of polysilicon I! i37, the first Fi-th polysilicon 1134 is for erasing, and the second layer polysilicon 7135
is the floating gate, and the third polysilicon layer 3
7 is provided as a control gate. 1st J
Between the i-th and second polysilicon layers 34 and 35,
A tunnel oxide film 36 is formed.
特性試験用素子３３は、そのトンネル酸化ＶＩＸ３６と
同じ膜であるトンネル酸化膜３９を第１ｒｒＪ目のポリ
シリコン層３日と、第２Ｎ目のポリシリコン［４０で挟
んだ構造となっている。The characteristic test element 33 has a structure in which a tunnel oxide film 39, which is the same film as the tunnel oxide VIX 36, is sandwiched between a 1st rrJ polysilicon layer 3 and a 2Nth polysilicon layer [40].
このような特性試験用素子３３は、第１の実施例や第２
の実施例と同様、第４図に示したように、ウェハ４０上
の各所に種々のかたちで設けることができる。そして、
この特性試験用素子３３に対して、試験を行うことで、
不揮発性メモリ２１を何ら破壊することなく、チップの
良否を判定できることになる。この第３の実施例のウェ
ハにおいても、加速試験が可能であり、特性の検査はモ
ールドの前後を問わない。Such a characteristic test element 33 is used in the first embodiment and the second embodiment.
As in the embodiment shown in FIG. 4, they can be provided at various locations on the wafer 40 in various forms, as shown in FIG. and,
By conducting a test on this characteristic test element 33,
It is possible to determine the quality of the chip without destroying the nonvolatile memory 21 in any way. Accelerated testing is also possible for the wafer of this third embodiment, and the characteristics can be inspected before or after molding.
なお、上述の実施例は、ＥＥＰＲＯＭの例であるが、本
発明はＥＦＲＯＭであっても良い、また、本発明は上述
の実施例に限定されず、その要旨を逸脱しない範囲で種
々の変更が可能である。Although the above-mentioned embodiment is an example of an EEPROM, the present invention may also be an EFROM, and the present invention is not limited to the above-mentioned embodiment, and various changes can be made without departing from the gist of the invention. It is possible.
本発明の不揮発性メモリ用ウェハは、不揮発性メモリに
加えて、同じトンネル酸化膜を用いた特性試験用素子が
形成されるため、その特性試験用素子を用いた破壊試験
が可能である。従って、何ら不揮発性メモリを破壊する
ことなく、チップ。In the non-volatile memory wafer of the present invention, in addition to the non-volatile memory, a characteristic test element using the same tunnel oxide film is formed, so that a destructive test can be performed using the characteristic test element. Therefore, the chip without destroying any non-volatile memory.
ウェハの良否を判断することができ、検査の時間や費用
を大幅に節約させることができる。It is possible to judge whether the wafer is good or not, and it is possible to significantly save inspection time and costs.
第１図は本発明の不揮発性メモリ用ウェハの一例の要部
断面図、第２図は本発明の不揮発性メモリ用ウェハの他
の一例の要部断面図、第３図は本発明の不揮発性メモリ
用ウェハのさらに他の一例の要部断面図である。また、
第４図は本発明の不揮発性メモリ用ウェハの特性試験用
素子の位置を説明するためのウェハの模式図である。
１．２０．３１・・・シリコン基板
２．２１．３２・・・不揮発性メモリ
３．２２．３３・・・特性試験用素子
５．１５．２６，２９，３６．３９・・・トンネル酸化
膜
特許出願人 ソニー株式会社
代理人弁理士 小泡 晃（他２名）
第３１！Ｉ
第４図
手続争甫正書（自発）
平成１年１月１８日FIG. 1 is a cross-sectional view of a main part of an example of a wafer for non-volatile memory of the present invention, FIG. 2 is a cross-sectional view of a main part of another example of a wafer for non-volatile memory of the present invention, and FIG. FIG. 3 is a cross-sectional view of still another example of a main part of a wafer for a digital memory. Also,
FIG. 4 is a schematic diagram of a wafer for explaining the positions of the characteristics test elements of the nonvolatile memory wafer of the present invention. 1.20.31...Silicon substrate 2.21.32...Nonvolatile memory 3.22.33...Element for characteristic testing 5.15.26, 29, 36.39...Tunnel oxide film Patent Applicant Sony Corporation Representative Patent Attorney Akira Koba (and 2 others) 31st! I Figure 4 Procedural Dispute Manual (Spontaneous) January 18, 1999
Claims (1)
れた不揮発性メモリが各チップに形成されたウェハにお
いて、 そのウェハ上のメモリ形成部以外の部分の一部のトンネ
ル絶縁膜が一対の電極に挟まれてなる特性試験用素子が
設けられることを特徴とする不揮発性メモリ用ウェハ。[Claims] In a wafer in which each chip is formed with a non-volatile memory in which a tunnel insulating film is formed in contact with a floating gate, a pair of tunnel insulating films in a portion of the wafer other than the memory forming area is provided. 1. A wafer for nonvolatile memory, characterized in that a characteristic testing element sandwiched between electrodes is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016388A JPH0231465A (en) | 1988-07-21 | 1988-07-21 | Non-volatile memory wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016388A JPH0231465A (en) | 1988-07-21 | 1988-07-21 | Non-volatile memory wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231465A true JPH0231465A (en) | 1990-02-01 |
Family
ID=16078500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18016388A Pending JPH0231465A (en) | 1988-07-21 | 1988-07-21 | Non-volatile memory wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231465A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294106A (en) * | 1991-09-13 | 1994-03-15 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus having detachable sheet cassette |
| US9132889B2 (en) | 2011-04-15 | 2015-09-15 | Ciel Et Terre International | Panel supporting device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276879A (en) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS63248173A (en) * | 1987-04-03 | 1988-10-14 | Toshiba Corp | Nonvolatile semiconductor memory device |
-
1988
- 1988-07-21 JP JP18016388A patent/JPH0231465A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276879A (en) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS63248173A (en) * | 1987-04-03 | 1988-10-14 | Toshiba Corp | Nonvolatile semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294106A (en) * | 1991-09-13 | 1994-03-15 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus having detachable sheet cassette |
| US9132889B2 (en) | 2011-04-15 | 2015-09-15 | Ciel Et Terre International | Panel supporting device |
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