JPH02307162A

JPH02307162A - 配線経路決定方式

Info

Publication number: JPH02307162A
Application number: JP1128227A
Authority: JP
Inventors: Kenji Matsumoto; 賢司松本; Tomoatsu Yanagida; 柳田　友厚; Yoshinori Nishiyama; 西山　良範; Masahiko Nagai; 正彦永井; Yukinori Furukawa; 幸則古川
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1989-05-22
Filing date: 1989-05-22
Publication date: 1990-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、配線経路決定技術に関し、特に、複数階層か
らなるプリント基板などに集積回路装置などの電子部品
を搭載する際のプリント基板内における配線経路の最適
化に好適な技術に関するものである。

〔従来の技術〕

たとえば、電子機器の機能の大規模化および高速化など
の要請に呼応して、電子機器を構成する個々の論理集積
回路素子の動作速度や接続端子の数なども一層増大しつ
つある。

このため、プリント基板に対して関連する複数の論理集
積回路素子を密に並べて搭載し、このようなプリント基
板をさらに大きなマザーボードなどに搭載して階層的な
実装構造を構成することで、個々の論理集積回路素子の
相互間を連絡する配線経路長の短縮や配線密度の増大の
要求に対応しようとすることが行われている。

ところで、このような階層的な実装構造における配線経
路の設計に際しては、より実装密度が高く種々の制約の
多い下位階層の集積回路素子から当該階層内における信
号遅延時間や各種のノイズ対策を考慮して実装位置や配
線経路を決定し、一方、面積が大きく比較的制約の少な
いマザーボードなどの上位階層では、特に条件の厳しい
信号の伝播経路についてのみ予め人手によって決定して
右き、他の配線経路については、下位階層から上位階層
へと順に各階層におけるピン配置などの実装情報のみに
基づいて決定することが一般的であった。

なお、この種の技術に関連する公知例としては、たとえ
ば特開昭５９−１９７１８９号公報などがある。

〔発明が解決しようとする課題〕

ところが、上記のような従来技術においては、個々の集
積回路素子、プリント基板、マザーボードなどを相互に
接続するピン数が多い場合には、これらのピンを接続す
る最適な配線経路の決定に際して配線経路の組み合わせ
数が膨大となり、多大の労力を要するという問題がある
。

また、個々の階層毎に配線順序を決定する方式では、各
階層毎に信号の伝播遅延時間が異なる場合に的確に対応
できず、実装構造全体における信号の伝播遅延時間の観
点からみた配線経路の最適化が困難であるという問題も
ある。

そこで、本発明の目的は、設計作業において生じる配線
経路の組み合わせ数を減らして、実装構造の全体におけ
る配線経路の最適化に要する労力を軽減することが可能
な配線経路決定方式を提供することにある。

本発明の他の目的は、各階層毎に信号の伝播遅延時間が
異なるような実装構造の全体における伝播遅延時間の最
適化を実現することが可能な配線経路決定方式を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述右よび添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる配線経路決定方式は、少なくと
も複数の電子部品からなる階層と、複数の電子部品を搭
載する複数の第１の実装基板からなる階層と、第１の実
装基板を搭載する第２の実装基板からなる階層とを入出
力端子を介して相互に接続し、第１および第２の実装基
板において一筆書き状に引き回される配線構造によって
複数の電子部品を相互に接続してなる実装構造において
、第２の実装基板からなる階層により近い上位階層にお
ける実装位置が未定の入出力端子の位置を複数の電子部
品からなる階層により近い隣接する下位階層における入
出力端子の位置に基づいて仮定し、隣接する上位階層お
よび下位階層において引き回される配線構造の経路長を
最短化する操作を上位階層から下位階層へと順次繰り返
すようにしたものである。

〔作用〕

上記した本発明の配線経路決定方式によれば、各階層に
おける未定の入出力端子の座標を、より下位階層におけ
る入出力端子の座標に基づいて決定することで、個々の
階層毎に入出力端子の座標を決定する場合に比較して、
複数の階層を通過する配線経路の組み合わせ数が大幅に
減少し、実装構造の全体における配線経路の最適化に要
する労力を軽減することができる。

また、互いに隣接するより上位の階層から下位階層の順
に配線経路を求めるので、各階層間にわたる配線経路の
経路長の短縮を図ることができるとともに、当該経路長
として個々の階層の配線構造における電気信号の伝播速
度を加味した実効的経路長を用いることで、各階層毎に
信号の伝播遅延時間が異なるような実装構造の全体にお
ける伝播遅延時間の最適化を実現することができる。

〔実施例〕

以下、本発明の配線経路決定方式の実施例を、図面を参
照しながら詳細に説明する。

第１図は、本発明の一実施例である配線経路決定方式の
動作の一例を示す流れ図であり、第２図は、本実施例の
配線経路決定方式を実施するための設計システムの一例
を示すブロック図、さらに第３図（ａ）およびら）は、
それぞれ複数階層からなる実装構造の一例を示す平面図
および側面図である。

まず、第２図を参照しながら、本実施例の配線経路決定
方式を実施するための設計システムの構成の概略を説明
する。

本実施例の設計システムは、システム全体の制御や演算
動作などを行う制御計算機３と、当該制御計算機３と外
部との間における情報の授受を制御する人出力制御装置
２と、この入出力制御装置２を介して制御計算機３に接
続される外部記憶装置１とを備えている。

制御計算機３は、当該制御計算機３の各部を統轄して制
御する制御装置６と、処理プログラムなどが格納される
主記憶装置７と、主記憶装置７に格納された処理プログ
ラムに基づいて後述のような演算処理を行う中央演算装
置８とで構成されている。

また、外部記憶装置１は、前述のような処理プログラム
が格納されるプログラムファイル４と、データファイル
５とが格納されている。

このデータファイル５は、後述のピン情報テーブルおよ
び基準情報テーブルなどを含む基板実装情報５ａなどで
構成されており、配線経路を決定するための制御計算機
３における処理プログラムの実行に際して必要に応じて
読み出しや書き込みがなされるようになっている。

また、第３図に示されるように、本実施例における実装
構造は、所望の論理機能を実現するための駆動用出力ピ
ンを有する集積回路素子ＩＯと負荷の入力ピンを有する
複数の集積回路素子１１゜１２．１３からなる階層Ｃと
、これらの集積回路素子１０，１１．１２および集積回
路素子１３を搭載する複数のプリント基板３０およびプ
リント基板３１からなる階層Ｂと、さらにこれらのプリ
ント基板３０および３１を搭載するマザーボード４０か
らなる階層Ａとで構成されている。

なお、説明を簡略化するため、第３図の例では、基準情
報として階層Ｂのプリント基板３０および３１の各々と
、階層へのマザーボード４０とを接続する入出力端子の
数はそれぞれ１本とし、また、マザーボード４０および
プリント基板３０．３１における配線経路は、格子状に
直交する経路を辿るものとする。

また、マザーボード４０の属する階層Ａおよびプリント
基板３０．３１の属する階層Ｂの各々における配線経路
の単位長さ当たりにおける信号遅延時間の比は、１対ｋ
（だだしｋは０よりも大きな実数）であるものとする。

さらに、基板実装情報として、階層Ｃを構成する複数の
集積回路素子ｔｏ、１１．１２のピンの位置は未定とし
、個々の集積回路素子１０．１１゜１２についてピンの
位置が必要な場合には、すべてのピン位置に対して同等
な中心位置を当該集積回路素子１０．１１．１２のピン
位置と仮定する。

また、個別のプリント基板３０および３１にそれぞれ搭
載されている集積回路素子１０．１１．１２と集積回路
素子１３との接続は、個々のプリント基板３０および３
１とマザーボード４０とを接続する入出力端子を介して
行われるが、当該入出力端子の位置は未定とする。

このような条件の下での本実施例の配線経路決定方式の
基本的な動作を説明する。

まず、下位側の階層已に属するプリント基板３００人出
力端子の座標を当該入出力端子の直前または直後に接続
可能な集積回路素子１１および集積回路素子１２の重心
座標とし、同じくプリント基板３１の側の入出力端子の
座標は、集積回路素子１３の中心位置として、より上位
の階層Ａに属するマザーボード４０の配線経路を決定す
る。

マザーボード４０における配線経路は、当該マザーボー
ド４０に搭載されるプリント基板３０および３１からそ
れぞれ１本ずつの入出力端子が接続されるため、個々の
入出力端子の人出力関係によって、駆動用出力ピンを有
する集積回路素子１０を搭載するプリント基板３０から
負荷人力ピンを有する集積回路素子１３が搭載されるプ
リント基板３１の側に配線経路５１を介して接続するこ
とが一意に決まる。

次に、プリント基板３０上の配線順序を決定するに当た
っては、始点を集積回路素子ｌＯの出力ピンとし、終点
はマザーボード４０の階層Ａにおいて次に接続する入出
力端子（この例では、プリント基板３１に搭載される集
積回路素子１３の中心）とする。

そして、上述した始点と終点を結ぶ線分に上に集積回路
素子１１を配置し、プリント基板３０の入出力端子は当
該経路の端点である集積回路素子１１の中心と同一の座
標とする。集積回路素子１０と集積回路素子１１の区間
は、プリント基板３０を通り、また集積回路素子１１と
集積回路素子１３との間はマザーボード４０を通るため
、配線経路５０の上のピンを最短距離で結ぶ場合の、信
号遅延時間を加味した実効的な経路長りは、Ｌ＝Ｊ！　
Ｘ、　＋ｋ　ｊ！　Ｘ２　　　　　　　　・・・（１）
となる。

次に、この配線経路５０上の集積回路素子１０と集積回
路素子１１との間に集積回路素子１２を配置する場合の
当該配線経路５０の増分ｄ　Ｌｓａは、ｄＬｓ。＝ｌｙ
＋ｆｌｘ、＋１ｙ＋ｋｌｘｘ　−Ｌ・・・（２）となり、同様に、配線経路５１の集積回路素子１１と集
積回路素子１３との間に集積回路素子１２を配置した場
合の経路長の増分ｄ　Ｌｓ＋は、ｄＬｓ＋＝ｊ’ｙ＋ｋ
ｊ’ｙ　　　　　　　・・・（３）となる。

この経路長の増分ｄＬｓ。、ｄＬ、、のより少ない経路
に集積回路素子１２を配置する。各配線経路５０および
５１における経路長の増分を比較するため、両者におけ
る増分の差を求めると、ｄＬｓ。−ｄＬｓ＋＝　（１−
ｋ）ｌｙ　　・・・（４）となる。

この式（４）から、階層Ａおよび階層Ｂの各々に右ける
配線経路の単位長さ当たりにおける信号遅延時間比ｋが
１より大きい場合には、配線経路５０を選択し、ｋが１
よりも小さい場合には、配線経路５１を選択することが
集積回路素子ｌＯから集積回路素子１３に伝播する電気
信号の遅延時間を最小する観点から有利となる。

また、ｋが１に等しい場合、すなわち、マザーボード４
０およびプリント基板３０．３１の各々における単位経
路長当たりの遅延時間が等しい場合には、配線経路５０
および５１に差はないのでいずれか一方を選択する。

このように、第３図の例による配線経路決定方式によれ
ば、より上位の階層から、当該階層よりも下位の階層に
おける入出力端子の位置に基づいて簡単に最適な配線経
路を見出すことができ、配線経路の設計における労力が
軽減される。

また、個々の階層の相互における経路の単位長さ当たり
の信号遅延時間の比ｋを加味することで、信号遅延時間
を最小にするという観点からの配線経路の最適化を容易
に行うことができる。

次に、第４図に示されるような、さらに複雑な実装構造
に適用した場合について、第１図の流れ図などを参照し
ながら説明する。

第４図に示される実装構造は、前述の第３図に示される
。実装構造と同様に、３つの階層からなっている。

すなわち、下位側の階層Ｃは、複数の集積回路素子１４
，１５．１６．１７．１８，１９．２０で構成され、さ
らにこの階層よりも上位の階層Ｂには、前記の集積回路
素子１４〜２０を搭載する複数のプリント基板３２．３
３．３４で構成され、最上位の階層Ａは、これら複数の
プリント基板３２〜３４を搭載するマザーボード４１と
なっている。

この場合、プリント基板３２には、負荷駆動用の出力ピ
ンを有する集積回路素子１４と、負荷の人力ピンを有す
る集積回路素子１６および集積回路素子１７が搭載され
、プリント基板３３には、負荷の入力ピンを有する集積
回路素子１７および集積回路素子１８が搭載され、プリ
ント基板３４には、同じく負荷の人力ピンを有する集積
回路素子１９および集積回路素子２０が搭載されている
。

このような実装構造における配線経路の決定に際しての
前提条件として、すべての集積回路素子１４〜２０の、
個々のプリント基板３２〜３４における実装位置には制
約がないものとし、個々の集積回路素子１４〜２０のピ
ンの位置は、当該集積回路素子１４〜２０の中心位置に
あるものとする。

また、個々のプリント基板３２〜３４と、マザーボード
４１とを接続する入出力端子はそれぞれ１本とする。

さらに、各階層における配線経路の単位長における信号
遅延時間は、プリント基板３２〜３４からなる階層Ｂが
マザーボード４１の階層Ａよりも充分に大きいものとす
る。

また、これらの情報は、外部記憶装置１のデータファイ
ル５を構成する基板実装情報５ａに格納されているもの
として、第１図の流れ図にそって配線経路の決定経過を
説明する。

まず、基板実装情報５ａのピン情報テーブルから目的の
信号線（配線経路）に接続される入出力端子（ピン）に
ついて、階層および基板を識別する配線基板情報２０２
、各基板上の信号線に対して出力１人力あるいは階層間
を接続する入出力端子のいずれで接続されているかを識
別する接続仕様２０３、実装位置の決定の有無を識別す
る実装状態２０４、実装位置２０５などの情報を第９図
に示される配線順序テーブル２０１に抽出する。

（ステップ１０１）な右、実装位置２０５としては、実装位置が未定なプリ
ント基板３２およびプリント基板３３０入出力端子の座
標には、当該プリント基板の配線構造の接続仕様におい
て入出力端子の直前あるいは直後に接続可能な直結ピン
（個々の集積回路素子１４．１５，１６．１７．１８の
ピンで、階層Ａのマザーボード４１に直接的に接続可能
なピン）を捜し出し、すべての直結ピンの重心座標を入
出力端子として用いる。

この場合、プリント基板３２においては、搭載される集
積回路素子１４以外の集積回路素子１５および１５はい
ずれもマザーボード４１に対してピンを直結することが
可能であるため、集積回路素子１６と集積回路素子１７
との中間位置に当該プリント基板３２とマザーボード４
１とを接続する入出力端子３６が仮定される。

同様に、プリント基板３３では、搭載される集積回路素
子１７および集積回路素子１８のいずれもマザーボード
４１に対してピンを直結することが可能であるため、集
積回路素子１７と集積回路素子１８との間に当該プリン
ト基板３３とマザーボード４工とを接続する入出力端子
３７が仮定される。

次に、配線基板情報２０２において最上位である階層Ａ
に属するマザーボード４１上に投影されたピンにより、
当該マザーボード４１上で経路長が最短となる配線順序
（配線経路）を算出するとともに、入出力端子の実装位
置が決定しているプリント基板上を、当該プリント基板
上のピンのみの情報に基づいて経路長が短くなるような
配線順序を算出する。そして、得られた配線順序を、配
線順序算出テーブル２０１のマザーボード階層配線順序
２０６およびプリント基板基板上配線順序２０７に登録
する。（ステップ１０２）このステップ１０２までの処
理経過を示したものが第５図であり、マザーボード４１
上の入出力端子３６．入出力端子３７と、実装位置が決
定しているプリント基板３４の入出力端子３５と、当該
プリント基板３４に搭載された複数の集積回路素子１９
．２０のピン位置によって求められた配線経路を配線経
路５２として示す。

次に、最上位の階層への配線順序に従って処理の対象と
なる基板を決める。（ステップ１０３）本実施例では、
マザーボード４１上の入出力端子の配線順序に従い、プ
リント基板３２．プリント基板３３．プリント基板３４
の順とする。

次に、処理対象の基板の入出力端子がより上位側の階層
（この場合マザーボード４１）の配線順序において先頭
、最終、あるいは中間であるかを判定する。（ステップ
１０４）そして、処理の対象としている基板の入出力端子が上位
の階層における配線順序の先頭である場合には、上位の
階層の配線順序で直後に接続される入出力端子を終点と
し、一方、上位の階層における配線順序で最終の場合に
は、上位の階層の配線順序で直前に接続される入出力端
子を始点とする。（ステップ１０５）このようにして定めた経路の始点あるいは終点を用いて
、処理の対象している基板上の配線順序を前述の第３図
の例と同様にして決定する。（ステップ１０６）第６図は、負荷駆動用の出力ピンを有する集積回路素子
１４を搭載し、マザーボード４１上における信号の流れ
からみて配線順序の先頭となるプリント基板３２を処理
対象とした配線順序（経路）決定処理の処理過程を示し
たものであり、経路の終点をプリント基板３３の入出力
端子３７とした場合のプリント基板３２の配線順序は、
配線経路５３と配線経路５４の各々について、各階層に
おける経路長と各階層毎の単位経路長当たりの信号遅延
時間によって求まる双方の階層の信号遅延時間を比較し
、信号遅延時間が短いほうを選択する。

前述のように、各階層における単位経路長当たりの信号
遅延時間は、マザーボード４１の属する階層Ａに対して
プリント基板３２の属する階層Ｂのほうが充分に大きい
ため、プリント基板３２を通過する経路長がより短い配
線経路５３を選択する。

次に、前記ステップ１０４において、処理対象の基板が
上位の階層の配線順序で中間に位置すると判定された場
合（この例ではプリント基板３３が該当する）には、ま
ず、入出力端子３７の座標を仮定する際に用いた直結ピ
ンの位置（この場合、集積回路装置１７および１８の中
心）を抽出する。

（ステップ１０７）次に、入出力端子座標に直結ピンの座標を代入し、処理
対象の基板における配線経路の長さがより短くなる配線
順序を算出する。（ステップ１０さらに、算出した配線
順序に基づく配線経路長と、上位の階層の配線経路長と
の組み合わせに対して、単位経路長当たりの信号遅延時
間を乗じて個々の組み合わせにおける信号遅延時間を計
算し、当該信号遅延時間が最も短くなる経路を捜し出す
。

上述のステップ１０８〜ステツプ１０９の処理をすべて
の直結ピンについて実行する。（ステップ１１Ｏ）第７図は、マザーボード４１上の配線経路の中間に位置
するプリント基板３３を処理対象とした時の配線経路算
出の過程を示した図である。

すなわち、集積回路素子１７および１８のピンは共に接
続仕様２０３が入力で直結ピンであるため、集積回路素
子１７のピン座標を入出力端子の座標とした時の配線経
路５５と、集積回路素子１８のピン座標を入出力端子の
座標としたときの配線経路５６について、マザーボード
４１上の経路長とプリント基板３３上の経路長とを求め
、マザーボード４１が属する階層へとプリント基板３３
が属する階層Ｂの各々における単位経路長当たりの遅延
時間を乗じることで、階層Ａと階層Ｂとにわたる全経路
長における信号遅延時間を求め、当該信号遅延時間がよ
り短い経路を捜し出す。

この場合には、プリント基板３３上における経路長は、
集積回路素子１７または集積回路素子１８のいずれの直
下に入出力端子を設定した場合でも互いに等しいので、
マザーボード４１上における経路長のより短く、従って
信号遅延時間の短い配線経路５５を選択する。

上述のステップ１０３〜１１０をすべてのプリント基板
基板について実行させる。（ステップ１上述のような一
連の処理の結果として得られた配線経路を示したものが
第８図であり、配線経路５７を最終的に選択する。

すなわち、配線経路５７は、上述のような階層Ａ、Ｂ、
Ｃからなる実装構造にふいて、負荷駆動信号を出力する
動作を行う集積回路素子１４から、他の負荷入力動作を
行う他の集積回路素子１５〜２０に到る信号の伝播遅延
時間が最も短い配線経路であり、各集積回路素子のビン
は、当該ビンが接続される配線経路の区間での経路長の
増大を最小にする位置に実装し、集積回路素子１６と集
積回路素子１７の区間における信号遅延時間の増加を最
小にする位置にプリント基板３２およびプリント基板３
３のマヂーボード４１に対する入出力端子を配置するこ
とで、実装構造全体において、配線経路における信号の
伝播遅延時間が短くなる良好な実装結果を得ることがで
きる。

このように、本実施例になる配線経路決定方式によれば
、上位側の階層における配線経路の決定を、隣接する下
位側の入出力端子の位置を参照しながら遂行する操作を
、上位の階層から下位の階層へと順次繰り返すことによ
り、従来のように、それぞれの階層において個別に配線
経路を決定した後に相互の組み合わせを考える場合に比
較して、各階層間における配線経路の組み合わせ数を大
幅に削減することができ、複数の階層からなる実装構造
における最適な配線経路の設計作業の労力を大幅に軽減
することができる。

また、配線経路の長さとして、個々の階層における単位
経路長当たりの伝播遅延時間を加味した値を用いるので
、個々の階層において信号の伝播特性などの物性が異な
る場合でも、容易に最適な実装結果を得ることができる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、上記の説明では、階層の数が３の実装構造の
場合について説明したが、階層数が４以上であってもよ
い。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になる配線経路決定方式によれば、少
なくとも、複数の電子部品からなる階層と、複数の前記
電子部品を搭載する複数の第１の実装基板からなる階層
と、前言８第１の実装基板を搭載する第２の実装基板か
らなる階層とを入出力端子を介して相互に接続し、前記
第１および第２の実装基板において一筆書き状に引き回
される配線構造によって複数の前記電子部品を相互に接
続してなる実装構造において、前記第２の実装基板から
なる前記階層により近い上位階層における実装位置が未
定の前記入出力端子の位置を複数の前記電子部品からな
る前記階層により近い隣接する下位階層における前記入
出力端子の位置に基づいて仮定し、隣接する前記上位階
層および下位階層において引き回される前記配線構造の
経路長を最短化する操作を前記上位階層から前記下位階
層へと順次繰り返すので、たとえば、各階層における未
定の入出力端子の座標を、より下位階層における入出力
端子の座標に基づいて決定することで、個々の階層毎に
入出力端子の座標を決定する場合に比較して、複数の階
層を通過する配線経路の組み合わせ数が大幅に減少し、
実装構造の全体における配線経路の最適化に要する労力
を軽減することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である配線経路決定方式の
動作の一例を示す流れ図、第２図は、本実施例の配線経路決定方式を実施するため
の設計システムの一例を示すブロック図、第３図（ａ）
および（ｂ）は、それぞれ複数階層からなる実装構造の
一例を示す平面図および側面図、第４図は、複数階層か
らなる実装構造の他の例を示す平面図、第５図は、第４図に示される実装構造における配線経路
の決定過程を説明する平面図、第６図は、同じく第４図
に示される実装構造における配線経路の決定過程を説明
する平面図、第７図は、同じく第４図に示される実装構
造における配線経路の決定過程を説明する平面図、第８
図は、最適化された配線経路の一例を示す平面図、第９図は、配線経路の最適化に用いられる種々の情報の
関連を示す説明図である。１・・・外部記憶装置、２・・・人出力制御装置、３・
・・制御計算機、４・・・プログラムファイル、５・・
・データファイル、５ａ・・・基板実装情報、６・・・
制御装置、７・・・主記憶装置、８・・・中央演算装置
、１０．１１．１２゜１３・・・集積回路素子（電子部
品）、１４，１５．１６．１７．１８，１９．２０・・
・集積回路素子（電子部品）、３０．３１・・・プリン
ト基板（第１の実装基板）、３２，３３．３４・・・プ
リント基板（第１の実装基板）、３５，３６゜３７・・
・入出力端子、４０．４１・・・マヂーボード（第２の
実装基板）、５０，５０．５１゜５２．５３，５４，５
５，５６．５７・・・配線経路、１０１〜１１１・・・
配線経路の最適化のステップ、２０１・・・配線順序テ
ーブル、２０１・・・配線順序算出テーブル、２０２・
・・配線基板情報、２０３・・・接続仕様、２０４・・
・実装状態、２０５・・・実装位置、２０６・・・マザ
ーボード階層配線順序、２０７・・・プリント基板基板
上配線順序、Δ、Ｂ、Ｃ・・・階層、Ｌ・・・経路長、
ｄＬ・・・増分、ｋ・・・信号遅延時間比。代理人　弁理士　筒　井　大　和第４図１４〜２０：集積回路素子３２〜３４ニブリント基板３５：入出力端子（固定）第５図５２：配線経路（仮定）第６図３７：入出力端子（仮定）５３．５４：配線経路（仮定）第７図５５．５６：配ｔＩＡ経路（仮定）第８図５７；配、ｍ経路（１ｉ１定）

Claims

【特許請求の範囲】

１．少なくとも、複数の電子部品からなる階層と、複数
の前記電子部品を搭載する複数の第１の実装基板からな
る階層と、前記第１の実装基板を搭載する第２の実装基
板からなる階層とを入出力端子を介して相互に接続し、
前記第１および第２の実装基板において一筆書き状に引
き回される配線構造によって複数の前記電子部品を相互
に接続してなる実装構造において、前記第２の実装基板
からなる前記階層により近い上位階層における実装位置
が未定の前記入出力端子の位置を複数の前記電子部品か
らなる前記階層により近い隣接する下位階層における前
記入出力端子の位置に基づいて仮定し、隣接する前記上
位階層および下位階層において引き回される前記配線構
造の経路長を最短化する操作を前記上位階層から前記下
位階層へと順次繰り返すことを特徴とする配線経路決定
方式。
２．個々の前記階層における前記配線構造の前記経路長
として、当該配線構造における電気信号の伝播速度を加
味した実効的経路長を用いることにより、前記実装構造
の全体を引き回される前記配線構造を伝播する前記電気
信号の伝播遅延時間が最短となるようにした請求項１記
載の配線経路決定方式。