JPH02300951A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、一般にキャッシュメモリ装置に関し、特に
、ストアされたデータの出力時における衝突を避けるこ
とのできるキャッシュメモリ装置に関する。

［従来の技術］ 第４図は、従来のキャッシュメモリシステムの例を示す
ブロック図である。第４図に示すように、このキャッシ
ュメモリシステムは、データ処理装置（以下ＣＰ　ＩＪ
という）４１と、システムバス４０を介してＣＰＩＪ４
１に接続ざわたメインメモリ４３とダイレクトメモリア
クセス（以下ＯＭ八という）装置９４と、ＣＰＵ４１に
接続されたキャッシュメモリ４２ｂを含む。

キャッシュメモリ４２ｂでは、４ウ工イセツトアソシア
デイブ方式とライトスル一方式とが採用されており、常
にメインメモリ４３とデータの一致が維持されている。

ＣＰＵ４１のリード動作において、キャッシュメモリ４
２ｂは該当するアドレスのデータがストアされているか
を判定する。ストアされている場合をキャツシュヒツト
と呼び、キャッシュメモリ４２ｂは該当するデータをＣ
ＰＵ４１に転送する。一方、ストアされていない場合を
キャッシュミスと呼び、キャッシュメモリ４２ｂは、メ
インメモリ４３からストアすべきデータを含む４ワード
のデータを取り込んでストアし同時に（：ＰＵ４１にそ
のデータを転送する。

キャッシュメモリ４２ｂでは、２ウエイごとにストアさ
れるデータのアクセスタイプを設定することかできる。

アクセスタイプとは、そのバスサイクルにおいてアクセ
スされるデータの種類“ＩＮＳ’ｒＲＵＣＴＩＯＮ″、
“ＤＡＴＡ″、コプロセッサへのコマンドなどのうちの
１つであることを示すものである。ＣＰＵ４１がリード
動作やライト動作をするときは、必ず該当するアドレス
のデータのアクセスタイプに関する信号が出力される。

ｃｐｕ４ｔがライト動作またはリード動作を行うとき、
キャッシュメモリ４２ｂは必ずＣＰＵ４１からの該当す
るデータのアクセスタイプを参照する。

ＣＰＵ４１のリード動作において、キャッシュミスすれ
ば、キャッシュメモリ４２ｂはＣＰＵ４１からのデータ
のアクセスタイプに従ってデータをストアする。一方、
バス権がＣＰＵ４１以外の装置、たとえばＤＭＡ装置に
移ったとき、キャッシュメモリ４２ｂはメインメモリ４
３とのデータの一致を維持するためにアドレスをモニタ
ーする。このとき、キャッシュメモリ４２ｂは、キャッ
シュミスすれば何ら処理を行わないか、メインメモリ４
３へのライト動作においてキャツシュヒツトすればキャ
ッシュメモリ４２ｂ中の該当するデータを書換える。こ
の場合において、ＣＰＵ４１以外の装置がバスマスタで
あるとき、その装置が該当するデータのアクセスタイプ
に関する情報を出さないことかあるので、キャッシュメ
モリ４２ｂはデータのアクセスタイプの情報を参照しな
いで該当するデータを書換える。

第５図は、従来のキャッシュメモリシステムにおけるデ
ータの取扱いを説明するデータフロー図である。この図
に示す例では、キャッシュメモリ４２ｂに含まれる４つ
のウェイＡないしＤのうち、ウェイＡ、Ｂにストアされ
るデータのアクセスタイプを“Ｉ　Ｎ５ＴＲＵ（：Ｔ　
ＩＯＮ″と、ウェイＣ，Ｄにストアされるデータのアク
セスタイプ゛を“ＤＡＴＡｏｏとして予め設定される。

また、メインメモリ４３において、タスク０のメモリ空
間が１６進数でｏｏｏｏないし２ＦＦＦとし、そのうち
のｏｏｏｏないしＩ　ＦＦＦ（７）７り−ｔ！スター１
’ブか“ｌＮ５ＴＲＵＣＴＩＯＮ　”　テあり２０００
ないし２ＦＦＦのアクセスタイプが“ＤＡＴＡ”である
とする。そして、１０００ないしＩ　ＦＦＦにストアさ
れたデータをデータ群０と呼ぶことにする。一方、タス
ク１はタスク０と同じメモリ空間を持つこととし、その
うちの００００ないし０ＦＦＦのアクセスタイプが“ｌ
Ｎ５ＴＲＵＣＴＩＯＮ″であり、１０００ないし２ＦＦ
Ｆのアクセスタイプが“ＤＡＴＡ”であるとする。そし
て、１０００ないしＩ　ＦＦＦにストアされているデー
タをデータ群１と呼ぶことにする。

次に、第４図および第５図を参照して、動作について説
明する。

最初に、タスク０が実行されているものとする。（：Ｐ
Ｕ４１かデータ群０の中のデータをリートして、キャッ
シュメモリ４２ｂがキャッシュミスすると、キャッシュ
メモリ４２ｂは、該当するデータを含む４ワードのデー
タをアクセスタイプに従って記憶する。この場合では、
データ群０のアクセスタイプが“ｌＮ５ＴＲＵ（：Ｔｌ
０Ｎ”なので、データかウェイＡまたはＢにストアされ
る（■）。次に、タスク０が終了して、タスク１か実行
される（■）。

ＤＭＡ装置４４はタスクの切換を行うのでバスマスタに
なり、キャッシュメモリ４２ｂはアドレスをモニターす
る。

萌述のように、キャッシュメモリ４２ｂのアドレスモニ
ターにおいて、キャッシュメモリ４２ｂはライト動作で
キャツシュヒツトしたときにのみアクセスタイプにかか
わらず、すなわちアドレスのみを比較した結果に基づい
てデータを書換えるので、タスクＯにおいてデータ群０
をストアしたウェイすなわちアクセスタイプが“ＩＮＳ
ＴＲＵＣＴＩＯＮ”であるウェイＡおよびＢのいずれか
にデータ群１のデータをそのアクセスタイプが“ＤＡＴ
Ａ”“であるのにかかわらず書込んでしまう（■）。そ
の後、ＣＰＵ４１がリード動作を行い、キャッシュメモ
リ４２ｂがキャッシュミスしたとき、前述のデータをア
クセスタイプがＤ　Ａ　Ｔ　Ａ　”であるウェイＣまた
はＤにストアする（■）。

その結果、異なるアクセスタイプの同じアドレスのデー
タかキャッシュメモリ４２’ｂの中に同時に存在するこ
とになる。この後に、キャッシュメモリ４２ｂのアクセ
スタイプの設定が、たとえば“Ｄｏｎ　”　Ｌ　ｃａｒ
ｅ”　（“ｌＮ５ＴＲＵ（：Ｔｌ０Ｎ　”および“ＤＡ
ＴＡ”が混在）に変更されたとき（■）、（：ＰＩ３１
がデータ群１のデータに対してリード動作を行うと、ウ
ェイＡないしＤにストアされているデータのアクセスタ
イプがすべて同じなのですべてのデータについてキャツ
シュヒツトし、キャッシュメモリ４２ｂの中でデータが
衝突してしまう（■）。

第６図は、従来のキャッシュメモリを示すブロック図で
ある。第６図に示すように、このキャッシュメモリは、
４つのウェイの各々について設けられたアドレスタグメ
モリ５およびデータメモリ６と、セレクタ２と、デコー
ダ３と、ストアするウェイの順序を記憶しているＬＲＵ
ビットメモリ４と、ＬＲＵ制御回路７と、比較器８と、
４つのワードセレクタ９と、４つの論理回路１０と、バ
リッドピット制御回路１１ｂと、アクセスタイブイ８号
ＡＴおよびウェイアクセスタイプ信号ｉｌＴや論理回路
１０から出力されるウェイヒツト信号Ｗｌｌに基づいて
キャツシュヒツトを判定するヒツト判定部＋３ｂと、ウ
ェイを選択するためのウェイセレクタ１４とを含む。

なお、この図では、アドレス信号１は、アドレスタグ１
ａ、セットセレクトｌｂ、およびワードセレクトＩＣに
分けることができる。外部から、アドレス信号１か与え
られるのと同時にアクセスタイプ信号へ゛ｒが与えられ
る。アクセスタイプの設定は、予め外部からアクセスタ
イプ設定信号ＴＳを与え、その信号ＴＳをアクセスタイ
プ設定部１２に保持することにより行われる。なお、こ
の図において、＋１Ｔはヒツト信号、ＷＳはウェイセレ
クト信号、ＡＭはアドレスモニター信号、ＲＷはリード
／ライト信号、Ｄはデータ信号、ＲＰはリプレース信号
、■はバリッド信号を示す。

第７Ａ図および第７Ｂ図は、各々が第６図に示すヒツト
ｆ−１１定部ｔ３ｂおよびバリッドピット制御回路１１
ｂの論理回路図である。

［発明が解決しようとする課′Ｊｆ１］第５図を用いて
説明したように、従来のキャッシュメモリ４２ｂでは、
メインメモリ４３のデータが大きく書換えられた場合で
あって、同じアドレスの異なるアクセスタイプを持つデ
ータが同時に存在する場合に、キャッシュメモリ４２ｂ
のアクセスタイプが変更され、リードされたときにデー
タの衝突が生じるという課題があった。

この発明は、上記のような課題を解決するためになされ
たもので、ストアされた複数のデータが同時に出力され
た場合にキャッシュミスとして、衝突を防ぐキャッシュ
メモリ装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリ装置は、予め定められ
た複数のウェイの各々について、アドレス信号をストア
するためのアドレス記憶手段と、データ信号をストアす
るためのデータ記憶手段とを含む。また、このキャッシ
ュメモリ装置は、複数のウェイについてそこにストアさ
れるべきデータ信号のアクセスタイプを設定する手段と
、外部から与えられるアドレス信号とアドレス記憶手段
にストアされたアドレス信号の一致を検出する一致検出
手段と、一致検出手段によって検出された一致アドレス
が複数存在する場合において、一致アドレスに対応する
記憶手段にストアされたデータ信号を無効化し、外部か
ら与えられるアクセスタイプ信号に従ってアドレス信号
とデータ信号を各々の記憶手段にストアする手段とを含
む。

［作用］ この発明に係るキャッシュメモリ装置では、一致検出手
段により一致が検出されたアドレスか複数存在する場合
に、一致アドレスに対応した記憶手段にストアされたデ
ータ信号を無効化し、外部から与えられるアクセスタイ
プ信号に従ってアドレス信号とデータ信号を各々の記憶
手段にストアするため、データ記憶手段にストアされた
複数のデータか同時に出力されることがない。

［発明の実施例］ 第１図は、この発明の一実ｈｈ例を示すキャッシュメモ
リ４２ａのブロック図である。第１図を参照して、第６
図に示された従来のものと比較して異なる点は、ヒツト
判定部１３ａにおいて、論理回路１０から与えられるウ
ェイヒツト信号Ｉｌｌによって複数のウェイがヒツトし
たときにパージ信号ＰＧが出力される。ヒツトしたウェ
イを示すウェイセレクト信号ＷＳが、バリッドビット制
御回路＋１ａにも与えられ、バリッドビット制御回路１
１ａは、リプレースウェイを指定するリプレースイス号
ＲＰによって指定されたウェイを除くヒツトウェイ中の
アドレスタグメモリ５のバリッドビットを無効化する。

この無効化は、インバリッド信号ＩＶＩないしＩＶ４に
より各ウェイごとに行われる。

第２図は、第１図に示すキャッシュメモリ４２ａが使用
される場合のキャッシュメモリシステムにおけるデータ
の取扱いを説明するデータフロー図である。第２図を参
照して第５図に示すデータフローと比較して異なる点は
、■ないし■の処理の後、■の処理をキャッシュミスと
して取扱い、かつリプレース信号器）によって指定され
たウェイを除くヒツトウェイ中の一致アトレスに対応す
る記憶手段にストアされたデータを無効化″４−る。従
って、この後にＣｐＨ４１がそのデータに対してリート
動作を行っても、■の処理の祭にストアされているデー
タのみか有効となり、このキャッシュメモリ４２ａの中
でデータの衝突が生じることはない。

次に第１図に示すキャッシュメモリ４２ａの動作につい
て、以下に詳細に説明する。

〈１．リード動作〉 アドレス信号１が人力されると、アドレスタグｌａが比
較器８に転送される。セットセレクトｔｂはデコーダ３
に与えられ、デコードによりＬＲＵビットメモリ４とア
ドレスタグメモリ５とデータメモリ６のエントリか指定
される。アドレスタグメモリ５は、デコーダ３によりエ
ントリのアドレスタグを比較器８に送り、比較器８にお
いてそのアドレスタグと外部からのアドレスタグｌａと
比較する。同時に、データメモリ６もデコーダ３により
指定されたエントリのデータ（４ワード）をワードセレ
クタ９に送る。ワードセレクタ９では、外部から人力さ
れたワードセレクトｌｃに従って、４ワードのデータの
うちの１ワードをウェイセレクタ１４に送る。

比較器８における比較結果を示す信号は、論理回路１０
によってバリッドビットと論理和され、そのアドレスタ
グ（キャッシュメモリ中にストアされているデータ）が
有効かどうかを判断する。

ウェイが一致したかを示す各論理回路１０からのウェイ
ヒツト信号ＷＨは、ヒツト判定部１３ａに与えられる。

アクセスタイプ信号ＡＴにより指定されるアクセスタイ
プとアクセスタイプ設定部１２から送られてくるウェイ
アクセスタイプ信号ＷＴとは、ヒツト判定部１３ａにお
いて比較され、その結果と前述のウェイヒツト信号Ｗｌ
＋の状態により、ウェイセレクト信号ＷＳとヒツト信号
＋１Ｔおよびパージ信号ＰＧかヒツト判定部１３ａから
出力される。

＜１．　１　　キャツシュヒツトしたウェイか一つの場
合〉 アクセスタイプが一致し、かつ、アドレスタグも一致し
たウェイが一つの場合、ウェイヒツト信号１１１１に該
当するウェイセレクト信号ＷＳがアクティブになり（ヒ
ツトしたウェイを示す）、ヒツト信号１１１°もアクテ
ィブになる。ウェイセレクタ１４はウェイセレクト信号
ＷＳによって指定されるウェイのデータを（：ＰＩ＋４
１に出力する。これと同時に、ウェイセレクト信号ＷＳ
およびヒツト信号＋１ＴはＬＲＵ制御回路７にも送られ
る。ＬＲＬＩ制御回路７では、どのウェイがヒツトした
かをＬＲＩＩ情報としてＬＲＵビットメモリ４に送り、
ＬＲυビットメモリ４はその情報をデコーダ３により指
定されたエントリに記憶する。

く１．２　キャツシュヒツトしたウェイが複数の場合〉 アクセスタイプが一致し、かつ、アドレスタグち一致し
たウェイが複数の場合、ヒツト信号ＨＴがノンアクティ
ブであるかわりにパージ信号ＰＧがヒツト判定部から出
力され、かつ、ウェイヒツト信号削１に該当するウェイ
セレクトがアクティブとなりバリッドビット制御回路１
１ａに与えられる。

バリッドビット制御回路１１ａは、ＬＲＵ制御回路７よ
り与えられるリプレース信号ＲＰにより指定されるウェ
イを除いたウェイセレクト信号ｗＳに該当するウェイを
無効化する。ウェイセレクタ１４はヒツト信号ＨＴがア
クティブでないのでデータを出力しない。外部から該当
するデータを含むブロックのデータ（４ワード）が読込
まれる。

Ｌ　ＲＵ制御回路７は、ノンアクティブのヒツト信号Ｈ
Ｔに応答してキャッシュミスしたことを認識し、ＬＲ１
ｌビットメモリ４からデコーダ３により指定されたエン
トリのデータを読出す。そして、ＬＲＵ制御回路７は、
どのウェイをリプレースするかをセレクタ２、バリッド
ビット制御回路１１ａ、およびウェイセレクタ１４に知
らせる。セレクタ２は、Ｌ　ｎ　ＩＪ制御回路７より指
定されたウェイのアドレスタグメモリ５中のデコーダ３
により指定されたエントリにアドレスタグｌａを記憶す
る。バリッドビット制御回路＋１ａの該当するウェイの
アドレスタグメモリ５の該当するエントリのバリッドビ
ットを１にする。

ウェイセレクタ１４は、該当するウェイのデータメモリ
６の該当するエントリに外部から読込まれたデータ（４
ワード）を記憶する。ＬＲＵ制御回路７は、リプレース
するウェイの情報を出力した後、リプレースしたウェイ
か一番新しいウェイになるよう、ＬＲＩＪビットメモリ
４を書換える。

く１．３　キャッシュミス〉 アクセスタイプにかかわらず、アドレスタグか一致しな
かった場合、ウェイセレクト信号ＷＳはいずれもアクテ
ィブにならない。また、ヒツト信号＋１Ｔもノンアクテ
ィブになる。ウェイセレクタ１４はヒツト信号ＨＴがア
クティブでないのでデータを出力しない。外部から該当
するデータを含むブロックのデータ（４ワード）が読込
まれる。

ＬＲＩＩ制御回路７は、ノンアクティブのヒツト信号Ｈ
Ｔに応答してキャッシュミスしたことを認識し、ＬＲＩ
Ｊビットメモリ４からデコーダ３により指定されたエン
トリのデータを読出す。そして、ＬＲＵ制御回路７は、
とのウェイをリプレースするかをセレクタ２、バリッド
ビット制御回路１１ａ、およびウェイセレクタ１４に知
らせる。セレクタ２は、ＬＲＵ制御回路７により指定さ
れたウェイのアドレスタグメモリ５中のデコーダ３によ
り指定されたエントリにアドレスタグｌａを記憶する。

バリッドビット制御回路１１ａの該当するウェイのアド
レスタグメモリ５の該当するエントリのバリッドビット
を１にする。

ウェイセレクタ１４は、該当するウェイのデータメモリ
６の該当するエントリに外部から読込まれたデータ（４
ワード）を記憶する。ＬＲＵ制御回路７は、リプレース
するウェイの情報を出力した後、リプレースしたウェイ
が一番新しいウェイになるよう、ＬＲＬＩビットメモリ
４を書換える。

く１．４　キャツシュヒツトしたがアクセスタイプが一
致しなかった場合〉 アクセスタイプが一致せず、かつ、アドレスタグが一致
した場合、キャッシュミスと判定し、面述の〈１．３　
キャッシュミス〉において説明したような動作が行われ
る。

く２．アドレスモニタ動作（ライト動作のみ）〉この動
作においても、リード動作と同様に、アドレスタグ１ａ
が比較器８において比較され、バリッドビットとの論理
和がヒツト判定部１３ａに伝えられる。

く２．１　キャツシュヒツト〉 アクセスタイプが一致し、かつ、アドレスタグも−・致
した場合、該当するウェイセレクト信号ＷＳがアクティ
ブになり、ヒツト信号＋１７もアクティブになる。ウェ
イセレクタ１４は、ウェイセレクト信号ＷＳによって指
定されるウェイのデータメモリ６中のデコーダ３により
指定されたウェイのワードに、ＣＩ’Ｌ１４１からのデ
ータを記憶する。同時に、ウェイセレクト信号ＷＳおよ
びヒツト信号ＩＩ　ｒがＬＲＵ制御回路７にも送られ゛
る。１．ＲＵ制御回路７では、どのウェイがヒツトした
かを予め定められた優先順位に従ってＣＩ（υ情報とし
てＬ　ＲＩＪビットメモリ４に送り、ＬｎＵビットメモ
リ４はその情報を該当するエントリに記憶する。

〈２・　２　キャッシュミス〉 アクセスタイプにかかわらず、アドレスタグが一致しな
かった場合、ウェイセレクト信号ｗｓはいずれもアクテ
ィブにならない。また、ヒツト信号１１Ｔもノンアクテ
ィブになる。ウェイセレクタ１４はアドレスモニタ中の
キャッシュミスなのでデータを人力しない。ＬＲＵｆｔ
ｉｌＪ御回路７は、データを人力しないのでＬＲＵビッ
トメモリ４を書換えない。

く２．３　キャツシュヒツトしたがアクセスタイプか一
致しない場合〉 アドレスモニタのとき、ライト動作でキャツシュヒツト
したときには、アクセスタイプにかがわらずデータが書
込まれる。したがって、アクセスタイプが一致しなくて
も前述のく２．１キヤツシユヒツト〉と同様の動作をす
る。

第３Ａ図および第３Ｂ図は、各々が第１図に示すヒツト
判定部ｌｅａおよびバリッドピット制御回路１１ａの例
を示す論理回路図である。

［発明の効果］ 以上のように、この発明によれば、一致アドレスか複数
存在する場合において、対応するデータを無効化し、か
つ、キャッシュミスとして動作させるので、内部でデー
タの衝突を生じないキャッシュメモリ装置が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すキャッシュメモリ
のブロック図である。 第２図は、第１図に示すキャッシュメモリが使用される
場合のデータの取扱いを説明するデータフロー図である
。 第３Ａ図および第３Ｂ図は、各々第１図に示すヒツト判
定部１３ａおよびバリッドピット制御回路１１ａを示す
論理回路図である。 第４図は、従来のキャッシュメモリシステムの例を示す
ブロック図である。 第５図は、従来のキャッシュメモリシステムにおけるデ
ータの取扱いを説明するデータフロー図である。 第６図は、従来のキャッシュメモリを示すブロック図で
あある。 第７Ａ図および第７Ｂ図は、各々第６図に示すヒツト判
定部＋３ｂおよびバリッドピット制御回路１１ｂを示す
論理回路図である。 図において、１は外部より学えられるアドレス信号、５
はアドレス信号をストアするアドレス記憶手段であるア
ドレ゛スタグメモリ、６はデータ信号を記憶するデータ
記憶手段であるデータメモリ、ｌｌａないしｌｌｂはス
トアされているデータを無効化するバリッドピット制御
回路、１３ａないし１３ｂは必要とするデータ信号がデ
ータ記憶手段にストアされているか、および、当該デー
タ信号が複数ストアされていないかを判定するヒツト判
定部、１４は外部より与えられるデータ信号を受け、当
該データ信号をストアするウェイを選択するウェイセレ
クタである。 なお、図中、同一符号は同一、または相当部分を示す。 代理人　　大　　岩　　増　　雄 鼎　　　　第）Ａ図 ＲＷ　　　　　　　　　　　　Ｈ７ 第ＪＢ図 第４図 Ｗヶ　　　　　第７Ａ図 第７Ｂ図 四−一一一」 手続補正書（自発）

Claims (1)

1. 【特許請求の範囲】 　予め定められた複数のウェイの各々がアドレス信号を
   ストアするためのアドレス記憶手段とデータ信号をスト
   アするためのデータ記憶手段とを備えたキャッシュメモ
   リ装置であって、 外部から与えられるデータ信号、およびそのデータ信号
   に対応するアドレス信号を受ける手段と、 外部から与えられるアドレス信号と前記アドレス記憶手
   段にストアされたアドレス信号の一致を検出する一致検
   出手段と、 前記一致手段に依って検出された一致アドレスが複数存
   在する場合において、前記記憶手段にストアされた一致
   アドレスに対応するデータ信号を無効化し、外部より与
   えられるデータ信号とアドレス信号を前記記憶手段にス
   トアする手段とを含む、キャッシュメモリ装置。