JPH02294751A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
- Publication number
- JPH02294751A JPH02294751A JP1116504A JP11650489A JPH02294751A JP H02294751 A JPH02294751 A JP H02294751A JP 1116504 A JP1116504 A JP 1116504A JP 11650489 A JP11650489 A JP 11650489A JP H02294751 A JPH02294751 A JP H02294751A
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- JP
- Japan
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- memory
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- cache memory
- processor
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- Pending
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ハ，コンピュータシステム等で用いられるキャ
ッシュメモリ制御装置に関するものである。
ッシュメモリ制御装置に関するものである。
一般Ｋ，高速プロセッサの動作遅延を防ぐため，ｔ速で
ある主メモリとは別ＶＣ％小容量の高速ローカルバツフ
ァであるキャッシュメモリを収けることがある。キャッ
シュメモリは、王メモリ内の使用瑣度の高いデータ，あ
るいは最後にｊ史出されたデータ等を格納しておき、プ
ロセッサがメモリアクセスする際に、必要なデータがこ
のキャッシュメモリ内ＶＣあれば，時間のかかる主メモ
リへのアクセスが不要となってシステムの性能が向上す
る。
ある主メモリとは別ＶＣ％小容量の高速ローカルバツフ
ァであるキャッシュメモリを収けることがある。キャッ
シュメモリは、王メモリ内の使用瑣度の高いデータ，あ
るいは最後にｊ史出されたデータ等を格納しておき、プ
ロセッサがメモリアクセスする際に、必要なデータがこ
のキャッシュメモリ内ＶＣあれば，時間のかかる主メモ
リへのアクセスが不要となってシステムの性能が向上す
る。
第２図はこの関係を示す公知文献，例えば１゛日経エレ
クトロニクスＪ ｆＪｎ３８６ｐ２０４ 〜２０７（１
９８６−１−１８，日経マグローヒル社発行）に示され
た概念の構成ブロック図、第５図は従来のダイレクトマ
ップドキャッシュメモリ制御装置の簿収ブロック図であ
る。
クトロニクスＪ ｆＪｎ３８６ｐ２０４ 〜２０７（１
９８６−１−１８，日経マグローヒル社発行）に示され
た概念の構成ブロック図、第５図は従来のダイレクトマ
ップドキャッシュメモリ制御装置の簿収ブロック図であ
る。
第２図及び第５図において，プロセッサ（ｌ２ｌｌ−ｊ
．、アドレス信号用をキャッシュメモリ１９｝と王メモ
リ（１）０１ ｉ／（与える これらの応答は，キャッシュメモ１月９）又は主メモリ
｛ｌＯ｝からデータイご号｛８｝としてプロセッサ（１
）２１に伝えられる。ここで、キャッシュメモリｉ９１
ｄ．第５図に詳細に示されるように、タグメモリ・３｝
、キャッシュメモリ内のデータが有効であることを示す
バリンドビット｛４）、データメモリ１６１、タグ比較
器（２１及びプロセッサｕ２ｌが要求するデータ金選択
するデータマルチブレクサ（７１等の機能部分を備えて
いる。
．、アドレス信号用をキャッシュメモリ１９｝と王メモ
リ（１）０１ ｉ／（与える これらの応答は，キャッシュメモ１月９）又は主メモリ
｛ｌＯ｝からデータイご号｛８｝としてプロセッサ（１
）２１に伝えられる。ここで、キャッシュメモリｉ９１
ｄ．第５図に詳細に示されるように、タグメモリ・３｝
、キャッシュメモリ内のデータが有効であることを示す
バリンドビット｛４）、データメモリ１６１、タグ比較
器（２１及びプロセッサｕ２ｌが要求するデータ金選択
するデータマルチブレクサ（７１等の機能部分を備えて
いる。
ここで第５図におけるアドレス信号（１）１においてＡ
ｎ〜Ｍ はそれぞれひとつのアドレス信号＋Ｉ＋の１ビ
ットを示し， Ａｎは最上位ビット，Ａｏは最下位ビ
ットである。
ｎ〜Ｍ はそれぞれひとつのアドレス信号＋Ｉ＋の１ビ
ットを示し， Ａｎは最上位ビット，Ａｏは最下位ビ
ットである。
このような構成において、プロセッサ（１）２）のリー
ドサイクル中，アドレス信号＋ｌｌのＡｍからＡ／＋１
がタグメモリ１３｝とデータメモリ）６）の入力アドレ
スとなり、タグ比較器ｔｚ＋ ｉｄ ｓ タグメモリ
（３１の出力反びバリットビット１４｝、並びにアドレ
ス信号…のＡｎからＡｍ＋ｌ Ｋより、ヒットしたか否
かの判定を行い，ヒット／ミス信号（６）ト出力する。
ドサイクル中，アドレス信号＋ｌｌのＡｍからＡ／＋１
がタグメモリ１３｝とデータメモリ）６）の入力アドレ
スとなり、タグ比較器ｔｚ＋ ｉｄ ｓ タグメモリ
（３１の出力反びバリットビット１４｝、並びにアドレ
ス信号…のＡｎからＡｍ＋ｌ Ｋより、ヒットしたか否
かの判定を行い，ヒット／ミス信号（６）ト出力する。
ここでバリツドピット１４１は対応するデータメモリ＋
６１内のデータが有効であるかどうかを示すビットであ
り、バリットビット（４）が有意であればタグ比較器｝
２１がイネーブルとなり、無意であれば、タグメモリ＋
３１の出力とアドレス信号ＩＩＩのＡｎからＡｍ＋１が
一致してもタグ比較器（２）はミスと判定する。
６１内のデータが有効であるかどうかを示すビットであ
り、バリットビット（４）が有意であればタグ比較器｝
２１がイネーブルとなり、無意であれば、タグメモリ＋
３１の出力とアドレス信号ＩＩＩのＡｎからＡｍ＋１が
一致してもタグ比較器（２）はミスと判定する。
ヒットした場合は，データメモリ１６１よりの田力によ
り、データマルチブレクサ（７１でプロセッサ（階が要
求するデータが選択されて，データ信号（８１としてプ
ロセッサ０２＋へ信号が返送される。
り、データマルチブレクサ（７１でプロセッサ（階が要
求するデータが選択されて，データ信号（８１としてプ
ロセッサ０２＋へ信号が返送される。
一方、ミスした場合は．主メモ！Ｊ ｌｏ＋から入力ア
ドレスに相当するデータがデータメモリｔｃｔ＋ ｖｃ
転送され，タグメモリ１３）の格納内容が更新され，バ
リツドピット＋４１が有意にセットされると共冫てプロ
セッサｌＩ２１Ｋ要求データが返送される。
ドレスに相当するデータがデータメモリｔｃｔ＋ ｖｃ
転送され，タグメモリ１３）の格納内容が更新され，バ
リツドピット＋４１が有意にセットされると共冫てプロ
セッサｌＩ２１Ｋ要求データが返送される。
なお、システム立上げ時Ｖｃｆ！）らかしめバリットビ
ットはすべて０にしておく必要がある。
ットはすべて０にしておく必要がある。
第６図汀上記動作を示すフローチャートである。
ｆ＆第７図は／ｍｌ，ｍｍ６，ｎ＝９ としアドレス
信号入力がＩ ＩＩＯＩＯＩＯＩＩＯＪで入力された場
合のキャシュメモ＋７ ｉ１−（１）劇装置のデータ処
理を具体的に示し九的である。
信号入力がＩ ＩＩＯＩＯＩＯＩＩＯＪで入力された場
合のキャシュメモ＋７ ｉ１−（１）劇装置のデータ処
理を具体的に示し九的である。
従来のキャッシュメモリ制画装置は、以上のような構成
であったので，キャッシュメモリ内のデータが有効であ
るかどうかを判定する必要があるｊＪ％合、バリツドビ
ットを設けていたため，タグメモリ，データメモリ以外
のメモリ素子が必要となり、装置のコストが烏くなる等
の諌；題があった。
であったので，キャッシュメモリ内のデータが有効であ
るかどうかを判定する必要があるｊＪ％合、バリツドビ
ットを設けていたため，タグメモリ，データメモリ以外
のメモリ素子が必要となり、装置のコストが烏くなる等
の諌；題があった。
この発明は，かかる課題を解決するためＶＣなされた冬
ので，メモリ素子を追加することなくキャッシュメモリ
内のデータが有効であるかどうか？判定できる装置ｋ得
ることを目的とする。
ので，メモリ素子を追加することなくキャッシュメモリ
内のデータが有効であるかどうか？判定できる装置ｋ得
ることを目的とする。
この発明に係るキャッシュメモリ制御装館は、タグメモ
リの特定データパターン全検出し、データメモリ内の該
当データが有効であるかどうかの判定を行うタグデータ
識別回路を設けたものである。
リの特定データパターン全検出し、データメモリ内の該
当データが有効であるかどうかの判定を行うタグデータ
識別回路を設けたものである。
この発明におけるタグデータ識別回路はタグメモリの特
定データパターンを検出することにより，データメモリ
内の該当データが有効であるかどうかの判定を行い、従
来のバリソドビットを用いた場合に比し、専用のメモリ
素子？必命としないため，装置のコストが低減される。
定データパターンを検出することにより，データメモリ
内の該当データが有効であるかどうかの判定を行い、従
来のバリソドビットを用いた場合に比し、専用のメモリ
素子？必命としないため，装置のコストが低減される。
以下にこの発明の一実旌例を第１図のダイレクトマツプ
ド方式のキャッシュメモリ制龜装置に基づいて説明する
。
ド方式のキャッシュメモリ制龜装置に基づいて説明する
。
図中、第２図および第５図と同一または相当都分は同一
符号をもって示されている。
符号をもって示されている。
第１図に示す通り，この発明ではタグメモリ３１の出力
データがタグデータ識別回路Ｕυに入力され、タグデー
タ識別回路甚からタグ比較器１２１に対し，タグメモリ
（３１の特定データパターンを検出したかどうかを通知
する。
データがタグデータ識別回路Ｕυに入力され、タグデー
タ識別回路甚からタグ比較器１２１に対し，タグメモリ
（３１の特定データパターンを検出したかどうかを通知
する。
この様な構成によるキャッシュメモリ制御装置において
は，プロセッサｔｌ２ｌのリードサイクルにおいて．タ
グメモリ１３１の出力データがタグ比較器＋２１に入力
されると共にタグデータ識別回路αυに入力される。タ
グデータ識別回路ａυではこのデータパターンが「特定
のデータパターン」であるかどうかを判定する。ここで
前記［持定のデータパターンＪｉｋａｌｌ’０’と仮定
すると，タグメモリ｛３１の出力データがａｌｌ’０’
でない場合は、タグデータ識別回路ｑυはタグ比較器｛
！１をイネーブルＶＣ Ｌ従来例と同様にヒット／ミス
判定を行い出力データがａｌｌ’ｏ’である場合は，タ
グデータ識別回路ｄＩＪはアドレス信号＋ｌＩのＡｎか
らＡｍ＋ ｌがａ（１）′θ′であってもまたはそれ以
外の値であってもタグ比較器ｔｘｔがミスに判定するよ
う利伺する。
は，プロセッサｔｌ２ｌのリードサイクルにおいて．タ
グメモリ１３１の出力データがタグ比較器＋２１に入力
されると共にタグデータ識別回路αυに入力される。タ
グデータ識別回路ａυではこのデータパターンが「特定
のデータパターン」であるかどうかを判定する。ここで
前記［持定のデータパターンＪｉｋａｌｌ’０’と仮定
すると，タグメモリ｛３１の出力データがａｌｌ’０’
でない場合は、タグデータ識別回路ｑυはタグ比較器｛
！１をイネーブルＶＣ Ｌ従来例と同様にヒット／ミス
判定を行い出力データがａｌｌ’ｏ’である場合は，タ
グデータ識別回路ｄＩＪはアドレス信号＋ｌＩのＡｎか
らＡｍ＋ ｌがａ（１）′θ′であってもまたはそれ以
外の値であってもタグ比較器ｔｘｔがミスに判定するよ
う利伺する。
ここでデータメモリ１６）内の無効データに対応するタ
グメモリ＋ａ＋ ｉＣ ｔｄ、システム立上げ時にあら
かじめａｌｌ’０’！？！込む必要がある。
グメモリ＋ａ＋ ｉＣ ｔｄ、システム立上げ時にあら
かじめａｌｌ’０’！？！込む必要がある。
タグ比較器１２；がヒット／ミスの判定を行った後は、
従来例と同様に、ヒット時１ｃＶ！データメモリの内容
をプロセッサへ返送し、ミス時には主メモリからデータ
メモリへデータを転送する。
従来例と同様に、ヒット時１ｃＶ！データメモリの内容
をプロセッサへ返送し、ミス時には主メモリからデータ
メモリへデータを転送する。
第８図に上記動作のフローチャートを示す。
また第番図は／＝１，ｍ−ｍ５，ｎｍ９とした場合のキ
ャッシュメモリ制画装置のデータ処理？具体的に示した
例である。
ャッシュメモリ制画装置のデータ処理？具体的に示した
例である。
なお上記実施例ではダイレクトマツプド方式のキャッシ
ュメモリ制画装置について示したが，例えば［日経エレ
クトロニクスＮｌ ３ ８ ｆｌ ｐ ｇ Ｏ ４〜ｐ
２０’ｌ（１９８６−１−１３日経臂グロウヒル社）の
図Ａ″−８に記載されているように、セットアソシアテ
イブ方式等，他の方式のキャッシュメモリ制劇装置でも
よい。
ュメモリ制画装置について示したが，例えば［日経エレ
クトロニクスＮｌ ３ ８ ｆｌ ｐ ｇ Ｏ ４〜ｐ
２０’ｌ（１９８６−１−１３日経臂グロウヒル社）の
図Ａ″−８に記載されているように、セットアソシアテ
イブ方式等，他の方式のキャッシュメモリ制劇装置でも
よい。
またタグメモリの田カデータの「特定パターン」がａｌ
ｌ’０’の場合について示し九が，ａｌｌ’ｏ’等他の
パターンであってもよい。
ｌ’０’の場合について示し九が，ａｌｌ’ｏ’等他の
パターンであってもよい。
また１つのタグメモリ要素に対応するデータメモリの要
素数が１の場合（ Ａｊ＋ｌ−ＡＯの場合）ｉＣはマル
チプレクサはなくてもよく．これは第１図の＠の枠内金
省いた形になる。
素数が１の場合（ Ａｊ＋ｌ−ＡＯの場合）ｉＣはマル
チプレクサはなくてもよく．これは第１図の＠の枠内金
省いた形になる。
以上のようにこの発明によれば，パリツドピットケ用い
ず、タグデータ識別回路を設けることにより，タグメモ
リの出力データパターンを基にデータメモリ内のデータ
が有効であるかどうかの判定を行うよう構成したので、
バリンドビット用のメモリ素子が不要となり，装置が安
価にできる。
ず、タグデータ識別回路を設けることにより，タグメモ
リの出力データパターンを基にデータメモリ内のデータ
が有効であるかどうかの判定を行うよう構成したので、
バリンドビット用のメモリ素子が不要となり，装置が安
価にできる。
４１図はこの発明の一実施例によるキャッシュメモリ制
御装置のブロック図，第２図はキャッシュメモリを用い
たメモリシステムのブロック図，第３図第４図は第１図
のキャツシ動作のフローチイートと動作説明図，第５図
は従来のキャッシュメモリ制御装置のブロック図，第６
図，第７図は第５図のキャッシュ動作のフローチャート
と動作説明図である。 図において、｛２１はタグ比較器、−３１はタグメモリ
、（９）ぱキャッシュメモリ，＋１０（１）’ｌ主メモ
リ，Ｕυはタグデータ識別回路、ｌｌ力はプロセッサで
ある。 なお、図中，同一符号に同一、又は相当部分を示す。
御装置のブロック図，第２図はキャッシュメモリを用い
たメモリシステムのブロック図，第３図第４図は第１図
のキャツシ動作のフローチイートと動作説明図，第５図
は従来のキャッシュメモリ制御装置のブロック図，第６
図，第７図は第５図のキャッシュ動作のフローチャート
と動作説明図である。 図において、｛２１はタグ比較器、−３１はタグメモリ
、（９）ぱキャッシュメモリ，＋１０（１）’ｌ主メモ
リ，Ｕυはタグデータ識別回路、ｌｌ力はプロセッサで
ある。 なお、図中，同一符号に同一、又は相当部分を示す。
Claims (1)
- （１）プロセッサの指示によりキャッシュメモリ内の該
当データをプロセッサへ送出し、該当データが前記キャ
ッシュメモリ内に存在しない場合は主メモリより該当デ
ータをキャッシュメモリへロードすると共にプロセッサ
へ送出するキャッシュメモリ制御装置において、前記キ
ャッシュメモリ内にアドレスまたは特定データを格納す
るタグメモリと、 このアドレスに対応したデータを格納するデータメモリ
と、前記プロセッサから指示されたアドレスと、前記タ
グメモリに格納されたアドレスとを比較し、一致すると
前記データメモリの該当データを出力させる「ヒット」
信号を、一致しないと前記データメモリの該当データの
出力を禁止する「ミス」信号を送出するタグ比較器と、 このタグ比較の際、前記タグメモリの格納データが前記
特定データであると識別すると前記タグ比較器の出力を
前記タグ比較の結果に拘わらず「ミス」信号とするタグ
識別回路とを設けたことを特徴とするキャッシュメモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116504A JPH02294751A (ja) | 1989-05-09 | 1989-05-09 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116504A JPH02294751A (ja) | 1989-05-09 | 1989-05-09 | キヤツシユメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294751A true JPH02294751A (ja) | 1990-12-05 |
Family
ID=14688775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116504A Pending JPH02294751A (ja) | 1989-05-09 | 1989-05-09 | キヤツシユメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294751A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293017A (ja) * | 1996-04-24 | 1997-11-11 | Nec Niigata Ltd | コンピュータ |
| WO2007097019A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | キャッシュ制御装置およびキャッシュ制御方法 |
| JP2010532537A (ja) * | 2007-06-29 | 2010-10-07 | インテル・コーポレーション | 階層型キャッシュタグアーキテクチャ |
-
1989
- 1989-05-09 JP JP1116504A patent/JPH02294751A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293017A (ja) * | 1996-04-24 | 1997-11-11 | Nec Niigata Ltd | コンピュータ |
| WO2007097019A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | キャッシュ制御装置およびキャッシュ制御方法 |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
| JP2010532537A (ja) * | 2007-06-29 | 2010-10-07 | インテル・コーポレーション | 階層型キャッシュタグアーキテクチャ |
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