JPH02291035A - Access system for graphic vram - Google Patents

Access system for graphic vram

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Publication number
JPH02291035A
JPH02291035A JP8847489A JP8847489A JPH02291035A JP H02291035 A JPH02291035 A JP H02291035A JP 8847489 A JP8847489 A JP 8847489A JP 8847489 A JP8847489 A JP 8847489A JP H02291035 A JPH02291035 A JP H02291035A
Authority
JP
Japan
Prior art keywords
page
address
graphic
physical
vram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8847489A
Other languages
Japanese (ja)
Inventor
Naotaka Ogawa
直孝 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8847489A priority Critical patent/JPH02291035A/en
Publication of JPH02291035A publication Critical patent/JPH02291035A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To switch the picture of a graphic video RAM (VRAM) without being conscious of the operation by providing a CPU and a page table to store correspondence between a virtual page and a physical page and converting a virtual address to be sent from the CPU to a physical address by referring a page address. CONSTITUTION:A page table 3 stores the page number of the virtual address, a flag to show whether the correspondent physical page exists in the page or not and the page number of the correspondent physical page when the page exists. An address converter 2 retrieves the page table 3 according to the page number of the virtual page. When the page is correspondent to the page of a physical space, offset is synthesized with the page of the physical space and the physical address is generated. When the page is not correspondent, interruption is generated in a CPU 1. Thus, a procedure for accessing the graphic VRAM can be processed without being conscious of switching the picture of the graphic VRAM.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はクラフィックVRAM (ビデオラム)のアク
セス方式に関し、特にグラフィックVRAMの面の切り
換えを意識せずに行えるグラフイックVRAMのアクセ
ス方式に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an access method for a graphic VRAM (video RAM), and more particularly to an access method for a graphic VRAM that allows switching between sides of the graphic VRAM without being aware of it.

(従来の技術) 従来、グラフィックディスプレイにおいて、グラフィッ
ク表示図形のビット・マップ・メモリのグラフィックV
RAMの表示色に対応する面が主記憶上の同一アドレス
空間を占め、CPUからは常に曜1面のみがアクセス可
能な場合には、グラフィックVRAMへの描画で現在ア
クセスしている面と異なる面をアクセスする時点で、ア
クセス可能となる面の切り換えを行っていた。
(Prior Art) Conventionally, in a graphic display, a graphic V of a bit map memory of a graphic display figure is
If the plane corresponding to the display color of the RAM occupies the same address space on the main memory and only one side of the day can be accessed from the CPU at any time, then when drawing to the graphic VRAM, the side that is different from the currently accessed side At the time of accessing the page, the accessible side was switched.

(発明が解決しようとする課題) 上述の如く、従来方式では、グラフィックVRAMのア
クセスは、アクセスする面を切り換えながら行うが、グ
ラフィック描画を他の主記憶とグラフィックVRAM間
、グラフィックVRAM間同志でのコピー、論理演算を
行う場合、常にグラフィックVRAMの面の切り換えを
意識しなければならないため、組み合わせ別にコピー、
論理演算のルーチンを作成しなければならないという欠
点がある。
(Problem to be Solved by the Invention) As described above, in the conventional method, access to the graphic VRAM is performed by switching the access surface, but graphic drawing is performed between other main memories and the graphic VRAM, and between the graphic VRAMs. When performing copying or logical operations, you must always be aware of switching the graphic VRAM surface, so copying and logical operations are performed for each combination.
The disadvantage is that routines for logical operations must be created.

(課題を解沃ずるための手段) 本発明によるグラフィックVRAMのアクセス方式は、
CPUと、仮想ページと物理ページとの対応を記憶する
ページテーブルと、前記ページアドレスを参照して、前
記CPUがら送られる仮想アドレスを物理アドレスに変
換するアドレス変換器とを備え、表示色に対応ずるグラ
フィックVRAMの複数の面が物理アドレス上、同一ア
ドレスである。
(Means for solving the problem) The access method of the graphic VRAM according to the present invention is as follows:
It is equipped with a CPU, a page table that stores the correspondence between virtual pages and physical pages, and an address converter that refers to the page address and converts the virtual address sent from the CPU into a physical address, and corresponds to the display color. A plurality of surfaces of the Zuru graphic VRAM have the same physical address.

(実施例) 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第1図は本発明によるグラフィックVRAMのアクセス
方式の一実施例を示ず構成図である。
FIG. 1 is a block diagram showing one embodiment of a graphic VRAM access method according to the present invention.

アドレス変換器2は、C’P U 1より送られる仮想
アドレスの物理アドレスへの変換を行う。仮想空間は固
定長のページ単位に分割されており、仮想アドレスは、
このページ番号とページ内オフセットにより構成される
The address converter 2 converts the virtual address sent from the C'P U 1 into a physical address. The virtual space is divided into fixed-length pages, and the virtual address is
It is composed of this page number and offset within the page.

ページテーブル3は、仮想アドレスのページ番号、その
ページに対応ずる物理ページが存在しているかを示すフ
ラッグ、存在していれは対応ずる物理ページ番号を格納
している。
The page table 3 stores a page number of a virtual address, a flag indicating whether a physical page corresponding to the page exists, and if so, the corresponding physical page number.

アドレス変換器2は、仮想アドレスのペーシ番号で、ペ
ージテーブル3を検索し、そのページか物理空間のペー
ジに対応していれば、物理空間のページとオフセッ1〜
を合成して物理アドレスを生成する。また、対応してい
なければ、CPUに割り込みを発生させる。
The address converter 2 searches the page table 3 using the page number of the virtual address, and if the page corresponds to a page in the physical space, the page in the physical space and the offset 1 to
to generate a physical address. Moreover, if it is not supported, an interrupt is generated to the CPU.

第2図には、主記憶4の構成が示され、グラフィックV
RAM5は物理アドレスGVIからGV2までの空間を
占める。この空間の物理ページをPGIからPGnとず
る。
FIG. 2 shows the configuration of the main memory 4, and the graphic V
RAM5 occupies the space from physical addresses GVI to GV2. The physical page of this space is shifted from PGI to PGn.

第3図に示されるように、この空間上に、表示色の基本
となる赤(R)、緑(G)、青(B)に対応するグラフ
ィックVRAM6〜8か3面存在し、同一の空間を共用
している。このグラフィックVRAMをアクセスする場
合には、CPUよりアクセスする面を指定後アクセスす
る。
As shown in Fig. 3, there are three graphic VRAMs 6 to 8 corresponding to the basic display colors of red (R), green (G), and blue (B) in the same space. are shared. When accessing this graphic VRAM, the surface to be accessed is designated by the CPU and then accessed.

第4図は、メモリ管理手続きMか与える仮想空間を示す
。この空間上ではグラフィックVRAMのR面6はアド
レス■1よりV2(空間10)、G面7はアドレス■2
よりV3(空間1 1 ) 、B面8はアドレス■3よ
りV4(空間12)を占める。それぞれの面の占めるペ
ージ番号を、vpR,から■PRo、■Po1からvp
o...vp.,からvpI]。とずる。ページテーブ
ル3では、■PR1からVPRfik物理ページとして
、PGIからPG,,を設定ずる。vPo1からvp.
,,、■PBlからv p lInも同様にする。
FIG. 4 shows the virtual space provided by the memory management procedure M. On this space, the R side 6 of the graphic VRAM is V2 (space 10) from address ■1, and the G side 7 is address ■2.
Therefore, V3 (space 1 1 ), B side 8 occupies V4 (space 12) from address ■3. The page numbers occupied by each side are vpR, to ■PRo, ■Po1 to vp.
o. .. .. vp. , to vpI]. Tozuru. In the page table 3, ① PGI to PG are set as PR1 to VPRfik physical pages. vPo1 to vp.
,,, ■ Do the same from PBl to v p lIn.

次に動作についてアドレス変換とグラフィックVRAM
面切り換えのフローチャートを示す第5図をも参照しな
がら、手続きPがグラフィック■R A. MのG面7
をアクセスする場合を例にとって説明する。
Next, regarding operation, address conversion and graphic VRAM
Referring also to FIG. 5, which shows a flowchart of surface switching, procedure P is graphic ■RA. G side 7 of M
This will be explained using an example of accessing .

手続きPは、グラフィックVRAMのG面7をアクセス
するため、アドレス■2より■3の範囲にあるアドレス
VGを生成する。このアドレス■Gは、CPU1よりア
ドレス変換器2に送られる。
Procedure P generates an address VG in the range from address (2) to (3) in order to access the G plane 7 of the graphic VRAM. This address ■G is sent from the CPU 1 to the address converter 2.

アドレス変換器2は、アドレスVGよりページ番号VP
(lXを取り出ず。アドレス変換器2は、このペーシ番
号■Poxで、ページテーブル3を検索する。ページテ
ーブル3でページ番号V P axに対するフラッグが
、メモリ上に存在、すなわち、グラフィックVRAMの
G面7かアクセス可能なことを示していれば(ステップ
13)、アドレス変換器2は対応ずる物理ページPGX
を取り出し、オフセットと合成して物理アドレスを生成
する(ステップ14)。
The address converter 2 converts the page number VP from the address VG.
(without taking out l If it indicates that the G plane 7 is accessible (step 13), the address converter 2 accesses the corresponding physical page PGX.
is extracted and combined with the offset to generate a physical address (step 14).

ページテーブル3のページ番号vPGxに対するフラッ
グか、メモリ上に存在しないこと、すなわち、グラフィ
ックVRAMのG面7がアクセス不可であることを示し
ていれは(ステップ13)、アドレス変換器2は割り込
みを発生させる。
If the flag for page number vPGx of page table 3 does not exist in memory, that is, it indicates that G plane 7 of graphic VRAM is inaccessible (step 13), address converter 2 generates an interrupt. let

割り込みによってCPUIはメモリ管理手続きに制御を
移す。メモリ管理手続きは、変換対象のアドレスVGよ
りグラフィックVRAMのG面7へのアクセスであるこ
とを識別する。識別後、アクセス可能な面をG面7とす
る(ステップ15)。
The interrupt causes the CPUI to transfer control to the memory management procedure. The memory management procedure identifies the access to the G surface 7 of the graphic VRAM from the address VG to be converted. After identification, the accessible surface is designated as G surface 7 (step 15).

次にページテーブル3の、G面7を表すページV P 
o +からvpo.までのフラッグを「メモリ上に存在
すること」を示すように設定する(ステップ16)。R
面6を表ずページV P n +からVPRfiまての
フラッグ、B面8を表ずページ■PII1から■P[l
nマでのフラッグは、「メモリーFの存在しない」こと
を示すよう設定する(ステップ16)。
Next, page V P representing G side 7 of page table 3
o+ to vpo. The flags up to (step 16) are set to indicate "existence in memory". R
Flags from page VP n + to VPRfi without side 6, pages ■PII1 to ■P[l without side B 8
The flag at the n-ma is set to indicate that "memory F does not exist" (step 16).

設定後、制御をメモリ管理手続きMから手続きPに戻し
、グラフィックVRAMのG面7のアクセス時点より再
実行する。
After setting, the control is returned from the memory management procedure M to the procedure P, and the process is re-executed from the time when the G plane 7 of the graphic VRAM is accessed.

他の面をアクセスする場合についても同様の手順を繰り
返す。
The same procedure is repeated when accessing other surfaces.

(発明の効果) 以上説明しなように、本発明では仮想記憶を制御するメ
モリ管理手続きにてグラフィックVRAMの面の切り換
えを行っているので、グラフィックVRAMをアクセス
する手続きが、グラフィックVRAMの面の切り換えを
意識しなくとも処理を行える利点かある。
(Effects of the Invention) As explained above, in the present invention, the surface of the graphic VRAM is switched in the memory management procedure that controls virtual memory, so the procedure for accessing the graphic VRAM changes the surface of the graphic VRAM. This has the advantage of being able to perform processing without being aware of switching.

アクセス方式の−実施例を示す構成図、第2図は本実施
例におりる主記憶4の構成図、第3図はグラフィックV
RAM5の構成図、第4図は仮想空間9の構成図、第5
図はアドレス変換とグラフィックVRAM面切り換えの
処理手順を示すフローチャートである。
A block diagram showing an embodiment of the access method, FIG. 2 is a block diagram of the main memory 4 in this embodiment, and FIG. 3 is a graphic V
FIG. 4 is a configuration diagram of the RAM 5, and FIG. 5 is a configuration diagram of the virtual space 9.
The figure is a flowchart showing the processing procedure for address conversion and graphic VRAM surface switching.

1・・・C P U、2・・・アドレス変換器、3・・
・ページテーブル、4・・・主記憶、5・・・グラフィ
ックVRAM0
1...CPU, 2...Address converter, 3...
・Page table, 4... Main memory, 5... Graphic VRAM0

Claims (1)

【特許請求の範囲】[Claims] CPUと、仮想ページと物理ページとの対応を記憶する
ページテーブルと、前記ページアドレスを参照して、前
記CPUから送られる仮想アドレスを物理アドレスに変
換するアドレス変換器とを備え、表示色に対応するグラ
フィックVRAMの複数の面が物理アドレス上、同一ア
ドレスであることを特徴とするグラフィックVRAMの
アクセス方式。
It is equipped with a CPU, a page table that stores the correspondence between virtual pages and physical pages, and an address converter that refers to the page address and converts the virtual address sent from the CPU into a physical address, and corresponds to the display color. An access method for a graphic VRAM characterized in that a plurality of surfaces of the graphic VRAM have the same physical address.
JP8847489A 1989-04-07 1989-04-07 Access system for graphic vram Pending JPH02291035A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007519102A (en) * 2003-12-24 2007-07-12 インテル・コーポレーション Graphics memory switch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007519102A (en) * 2003-12-24 2007-07-12 インテル・コーポレーション Graphics memory switch
US7791613B2 (en) 2003-12-24 2010-09-07 Intel Corporation Graphics memory switch

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