JPH02285426A

JPH02285426A - マイクロプロセツサおよびフオーマット変換方法

Info

Publication number: JPH02285426A
Application number: JP2084796A
Authority: JP
Inventors: J H Crawford; ジヨン・エイチ・クロフオード; Mustafiz R Choudhury; ムスタフイス・アール・ショウドリイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1989-03-30
Filing date: 1990-03-30
Publication date: 1990-11-22
Also published as: GB2229832B; FR2645293A1; IT9019824A0; FR2645293B1; GB2229832A; US5948099A; IT9019824A1; GB9003070D0; IT1239828B; DE4010119A1; DE4010119C2; HK107293A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体マイクロプロセッサの分野に関する。

〔従来の技術及び発明が解決しようとする問題点〕

本発明は、マイクロプロセッサのアーキテクチャ内で実
現できるようなバイトスワップ命令を扱うものである。

本発明と共に利用されるマイクロプロセッサは、４８６
”プロセッサと呼ばれることが多いｆａｔｅｌ　８０４
８６　　マイクロプロセッサである。４８６プロセツサ
は、同様に３８６　プロセッサと呼ばれている工ｎｔｓ
＋１８０３８６　　　マイクロプロセッサの改良バージ
ョンである。（Ｉｎｔ・１゜８０３８６　、３８６　、
８０４８８及び４８６はｆａｔｅｌ　Ｃｏｒｐｏｒａｔ
ｉｏｎ　の商標である。）一般に、情報は、通常８ビツト長から６４ビツト長まで
の範囲内で変化するデータ構造で、マイクロプロセッサ
システムのメモリに記憶される。

４８６マイクロプロセツサの場合、「語」は１６ビツト
幅で６シ、倍長路、すなわち＋　ｒｄ語」　は３２ビッ
ト幅であると規定されている。語は２つの連続する８ビ
ツトバイトとしてメモリに記憶されるが、その際、下位
のバイトは最下位アドレスに位置し、上位のバイ゛トは
上位のアドレスに位置している。ａｌＦＩは４つの連続
するバイトとしてメモリに記憶され、下位のバイトは最
下位のアドレスに位置し、上位のバイトは最上位アドレ
スに位置している。マイクロプロセッサ内の語データ項
目又はｄ語データ項目のアドレスは、最下位バイトのバ
イトアドレスである。この種のアドレス指定は、特にｄ
語データ項目に関して、１バイトより長いデータの型を
記憶する丸めの「小エンジアン」方法として知られてい
る。ＩｎｔｅｌのＸ８６シリーズのマイクロプロセッサ
は、全て、データの型を記憶する丸めに小エンジアン方
法を採用している。

マイクロプロセッサのメモリの中にデータの型を記憶す
る別の方法は、「大エンジアン」方法と呼ばれている。

大エンジアン方法では、データは、上位のビットが最下
位アドレスのバイトに位置するように記憶される。この
ように、大エンジアンフォーマットは対応する小エンジ
アンフォーマットとは逆になる。２つのフォーマットの
相違点は、単に、複数バイト量のどのバイトが最下位ア
ドレスに割当てられ、どのバイトが最上位アドレスに割
当てられるかということでらる。大エンジアンフォーマ
ットにおいては、その名前が示す通り、大きなバイトが
最初に来る。すなわち、上位のビットが下位アドレスに
おる。大エンジアンメモリフォーマットはＩＢＭの３７
０シリーズのコンビュ−夕と、Ｍｏｔｏｒｏｌａ、Ｉｎ
ｃ製の６８０００シリーズのマイクロプロセッサによシ
採用されている。さらに、Ｒ工ＳＣプロセッサの多くの
大エンジアンフォーマットを使用している。

プログラマ−は、データメモリフォーマットを組合せて
データベースを形成することを望む場合が非常に多い。

また、整数データを大エンジアンフォーマットを記憶し
ている１つのコンピュータから、整数データを小エンジ
アンフォーマットで記憶する別のコンピュータへ、ネッ
トワークを介してデータを送信したいと考えることも多
い。従って、ある時点で、一方のメモリフォーマットで
記憶されているデータを他方のメモリフォーマットに変
換するために、変換を実行する必要がおる。

１６ビツトｍ境においては、メモリフォーマット間の変
換は簡単でおる。マイクロプロセッサ内では、８ビツト
レジスタを単に回転、すなわち交換するために、一般に
いくつかの命令を利用することができる。言いかえれば
、１６ビツトデータ項目を形成する８ビツト量を簡単に
スワップする。

すなわち、交換することが可能である。

さらに多くの数のビット、すなわち、３２ビツト量又は
６４ビツト量のバイトスワップには、問題が多い。たと
えば、従来のマイクロプロセッサが３２ビツト項目につ
いてこのバイトスワップ動作を実行すると考えられる方
法の１つは、まず、下位の２つのバイトのバイトスワッ
プを実行し、次に１６だけ回転させ、さらに、残る２つ
のバイトについて２回目のバイトスワップを実行するこ
とから成る。従って、１回の変換を実行するために、３
つの別個の命令が必要でめる。それぞれの命令は実現に
２つのクロックを要するので、変換全体としては、合わ
せて６つのクロックを必要とする。また、それぞれの命
令は一般に２バイトから３バイトの長さを有するので、
これら３つの回転命令のために、例えば、約９つの命令
バイトという大量のコードを発生させなければならない
。

別の方法は、メモリフォーマットの変換をマイクロコー
ドにより連続するステップで実行させるものであると考
えられるが、マイクロコードを使用すると、６つ以上の
クロックが必要になると共に、命令バイトの数も多くな
ってしまうであろう。

このため、従来の機械で大エンジアンから小エンジアン
へ、又は小エンジアンから大エンジアンへのメモリフォ
ーマット変換を実行するときには、相当な量の内部メモ
リスペースが必要になり、また、性能の著しい低下は免
れない。

ＲＩＳＣプロセッサのいくつかで採用されている別の方
法は「ピンストラッピング」と呼ばれる。

ピンストラッピングを構成するのは、マイクロプロセッ
サを収容しているプリント回路にハードワイヤードされ
ている単なるスタティックスイッチであるにすぎない。

ピンストラップオプションは、コンピュータに、メモリ
を１つの方式又は別の方式で、すなわち、大エンジアン
フォーマット又は小エンジアンフォーマットで、強制的
に処理させる。このハードワイヤード方法は、静的であ
るために、マイクロプロセッサ又はユーザーによる動的
なプログラミング又は制御が不可能であるという明らか
な欠点を有する。

以下の説明かられかるように、本発明は、このような従
来の方法に代えて、大量ンジアンｄ語を小エンジアンフ
ォーマットに変換することができル単一ノハイドスワッ
プ命令を使用する。この命令は、ハードウェアを余分に
追加したシ、性能をそこなわせたシすることなく、２つ
のフォーマットの間の変換を急速に実行させる。大エン
ジアンデータを大量に利用するプログラムに関して、４
８６プロセツサ（たとえば、小エンジアン機械）で実行
したときに、約１０％のスピードアップが得られること
が報告されている。

〔問題点を解決するための手段〕

３２ビツトのデータ型についてその場でのバイトスワッ
プを実行するために最適化された特殊化マイクロプロセ
ッサ命令を説明する。このバイトスワップ動作は、大エ
ンジアンメモリフォーマットで記憶されたデータを小エ
ンジアンメモリフォーマットに変換するとき又はその逆
の変換を実行するときに特に有用である。本発明は、１
つ又は複数Ｑ人カパスからのデータを出力パスに選択的
に結合する複数のマルチプレクサを含む変形されたバレ
ルシフタを具備する。データバスの個々のビット線の結
合は、入力バスのビット０〜７．８〜１５．１６〜２３
及び２４〜３１が対応するビット２４〜３１．１６〜２
３，８〜１５及びＯ〜７にそれぞれ結合されるように配
列されている。

それぞれのマルチプレクサに接続する制御線は、バイト
スワップ動作を制御する手段を構成する。

ここで説明するバイトスワップ命令によれば、プログラ
マ−は、従来のマイクロプロセッサに関連して生じてい
た性能の低下を招くことなく、ブータラ大エンジアンメ
モリフォーマットかう小エンジアンデータフォーマット
に変換し、また、元の大エンジアンフォーマットに戻す
ことができる。

さらに、この命令は、１つで、変換を実行するために唯
一つの実行うロックサイクルしか必要とせず、３つの命
令と、６つのクロックとを通常要求する従来のマイクロ
プロセッサとは対照的である。

〔実施例〕

本発明は、以下に挙げる本発明の好ましい実施例の詳細
な説明及びそれを示す添付の図面からさらに十分に理解
されるであろう。ただし、以下の説明及び添付の図面は
本発明を特定の実施例に限定するものと解釈されてはな
らず、単に説明と、理解を助けるためにのみ提示される
にすぎない。

メモリデータ７オーマツトを１つの型から別の型に変換
するバイトスワップ命令を含むマイクロプロセッサを説
明する。以下の説明中、本発明を完全に理解させるため
に、ビット長さなどの多数の事項を詳細に特定して挙げ
るが、本発明の実施に際して、そのような詳細な特定の
事項を使用する必要はないことは当業者には自明であろ
う。また、場合によっては、本発明を無用にわかりにく
くするのを避ける丸め、周知の構造や回路を詳細に示さ
ないこともある。

第１図は、３２ビツトの長さを有するｄ語に関して、大
エンジアンメモリフォーマットと、小エンジアンメモリ
フォーマットとの相違を示す。第１図には、小エンジア
ンメモリフォーマットと、大エンジアンメモリフォーマ
ットの双方について、下位ビットを０番のビットとし、
上位のビットを３１番のビットとし、上から順にメモリ
アドレスに番号付けした３２ピツトのデータを示してい
る。

図示する通シ、各３２ピツ）ｄ語は、第１図では大文字
のＡ〜Ｄによって表示されている４つの８ビツトバイト
に分割される。小エンジアンメそりフォーマットでは、
ｄ＠はメモリに４つの連続するバイトとして記憶され、
そのうち下位のバイトは最下位のアドレスに位置し、上
位のバイトは最上位のアドレスに位置している。このこ
とは、第１図には、小エンジアンメモリフォーマットに
おいて、ビットＯ〜７がメモリアドレスＭに記憶され、
ビット８〜１５はメモリアドレスＭ＋１に記憶され、ビ
ット１６〜２２はメそリアドレスＭ＋２に記憶され、ビ
ット２４〜３１はメモリアドレスＭ＋３に記憶される形
態として示されている。

小エンジアンフォーマットによるｄ語データ項目のアド
レスは、最下位のバイトのバイトアドレス（たとえば、
メモリアドレス１Ｍ」）である。

大エンジアンメモリデータフォーマットによれば、ビッ
トは逆の順序で配列される。すなわち、大エンジアンデ
ータは、上位ビットが最上位のアドレスバイトにあり、
最下位ビットは最上位のメそリアドレスバイトになるよ
うな形で記憶される。

従って、第１図に示すように、ビット０〜Ｔはメモリア
ドレスＭ＋３に記憶され、ビット８〜１５はメモリアド
レスＭ＋２に記憶され、ビット１６〜２３はメモリアド
レスＭ＋１に記憶され、ビット２４〜３１はメモリアド
レスＭに記憶される。

大エンジアンメモリフォーマットによるｄａデタ項目の
アドレスは、最上位のバイトのアドレスである。

大エンジアンメモリフォーマットから小エンジアンメモ
リフォーマットへの変換を実行するためには、次のプロ
セスが起こらなければならない。

まず、データ項目をメモリから内部レジスタに移す。次
に、大エンジアンフォーマットのビット２４〜３１に対
応するバイトＡを、ビットＯ〜７に対応するパイ）Ｄの
内容へ転送する、すなわち、バイトＤとスワップするこ
とが必要である。同様に、バイトＢをバイトＣとスワラ
プレなければならない。このバイトスワップ動作は、好
ましい″Ｓ、施例では、マイクロプロセッサの整数実行
装置の内部に配置されたバレルシフタを使用して実行さ
れる。

最後に、スワップしたデータ項目を一時ラッチ又はレジ
スタにランチし、続いて、メモリ内の転送元／宛先レジ
スタに戻して書込む。

次に、第２図に関して説明する。第２図には、本発明の
バイトスワップ命令を実現するために利用されるバレル
シフタを通過するデータの流れがブロック線図で示され
ている。バレルシフタ２０は当該技術では一般に広く知
られている装置であり、多くのマイクロプロセッサに通
常は設けられている。バレルシフタ２０は、１飴分のデ
ータを１回の動作で位置Ｎ個だけシフト／回転させるこ
とができる。尚、Ｎは０から語のサイズまでの範囲にあ
る。通常、バレルシフタ２０は多様な動作に使用される
。九とえは、シフト命令９囲転命令。

ビット走査などの目的で、バレルシフタ２ｏを使用する
。

本発明のマイクロプロセッサにおいテハ、バレルシフタ
２０は２つの部分、すなわち、マトリクス素子２３と、
トリー２４とから構成される。マトリクス２３は、ｄｓ
ｍａ　、　ｄｕｍｂとそれぞれラベル付けされている３
２ビツトバス２１及び２２を介して、データ入力を受信
する。一般に、バス２１を介して供給されるデータはバ
ス２２を介して供給されるデータと同一である。これに
よって、データの急速な回転、すなわち、シフトは、後
述するように、容易になる。マトリクス２３はそれらの
データ入力を受信し、ニブル細分方式でシフト動作を実
行する（すなわち、データは、４０倍数ずつシフトされ
るり。このようにして、データは、当初、シフト動作の
第１段階では、４の倍数（たとえば、４，８，１２．１
６等々）ずつシフトされることになる。４より小さいい
ずれかの数（す彦わち、０〜３）の追加シフトは、トリ
ー２４で実行される。マトリクス２３は、ＤｓＴとラベ
ル付けされたバス２５を介して、トリー２４に供給され
ている。）　ＩＪ　−２４は、ＤＳＬとラベル付けされ
た３２ビツトパス２６を介して、出力をＡＬＵ出カシカ
レジスタ２フ給する。

次に、第３図Ａから第３図りに関して説明する。

これらの図には、本発明の一般に好ましい実施例で利用
するバレルシフタ２ｏの詳細な回路図が示されている。

バレルシフタ２ｏは、ｄｉｍａバス２１と、ｄ　ｓｍｂ
バス２２とにそれぞれ結合された複数の垂直データ入力
線を含む。それらのデータ入力線は、図では、個々のビ
ット線ＤＳＭＡＯ〜３１及びＤＳＭＢＯ〜３１　から構
成されるものとして示されている。各ビット線は複数の
４×４マルチプレクサの入力端子に結合される。たとえ
ば、ｄａｍｂ３ｉは、マルチプレクサ４２〜４９０１４
入力端子に結合されている。

第３図Ａ〜第３図りには、複数の水平データ出力線も含
まれている。それらの水平データビット線はＤＳＴバス
２５を構成しており、複数のマルチプレクサの出力端子
に結合される。ＤＳＴバス２５の個々のビット線はＤＳ
Ｔ　Ｏ〜３１とラベル付けされており、第２図に関連し
て先に説明したように、ＡＬＵ出力レジスタ２７に接続
される（　ＤＳＴ　３５などの追加の線も示されている
が、それらの線は本発明とは密接に関係するものではな
いので、ここでは説明を省く）。たとえばＤＳＴ３１は
、マルチプレクサ４２，５９，６８，７７．８６，９５
，１０４及び１１３に接続するものとし５て示されてい
る。バレルシフタ２０のそれぞれのマルチプレクサに対
する制御は、ＤＳＭＣＯ〜２２とラベル付けされた制御
線を介して与えられる。

マルチプレクサ４１〜１１９ｆ、）、！Ｊ−２４との関
連でのみ使用される装置１１５７，６６．７５，８４゜
９３　、１０２及び１１１を除く）は、それぞれ、４つ
の入力ビン（すなわち、１１〜１４）と、４つの出力ビ
ン（すなわち、０１〜０４）と、制御ビン（すなわち、
Ｃ）とを有するマルチプレクサである。製作中、個々の
マルチプレクサの制御線に信号が印加されると、入力デ
ータ線は出力データ線に電気的に結合される。１例を挙
げると、マルチプレクサ１１０への制御入力線に信号が
印加されると、入力ビンＩ、（たとえば、ＤＳＭＢ　Ｑ
　）にあるデータは出力ビン０．（友とえは、ＤＳＴＱ
）に電気的に結合される。同様にして、ビンＩ２．　Ｉ
、及びＩ＋（タト、ｔｉｊ、ＤＳＭＢ　ｌ　、　ＤＳＭ
Ｂ　２及びＤＳＭＢ３）と関連するデータは、出力ビン
ｏ２　＋　ｏ、及び０４　（たとえば、ＤＳＴ　１　、
　ＤＳＴ　２及びＤＳＴ３）に、それぞれ、電気的に結
合される。このように、バレルシフタ２０の内部の個々
のマルチプレクサは、それぞれ、データ入力群を対応す
る出力線に接続するスイッチング素子として動作する。

次に、第４図に関して説明する。第４図には、本発明の
一般に好ましい実施例で使用する４×４マルチプレクサ
の回路図が示されている。このマルチプレクサは電界効
果デバイス１２０〜１２３’ｅ含む。電界効果デバイス
１２０〜１２３は通常のれチャネルＭＯ８デバイスであ
るのが好ましい。それぞれの電界効果トランジスタのゲ
ートは制御線１２４に結合されている。各トランジスタ
のドレイン領域と、ソース領域は異なる１対の入力線と
、出力線とに結合される。たとえば、トランジスタ１２
３のソースはＩ、とラベル付けされた入力線１２８に接
続し、ドレインは０１　とラベル付けされた出力線１２
９に接続している。制御線１２４を正の高電位とするこ
とにより、制御線１２４が動作されると、デバイス１２
０〜１２３のソース領域とドレイ／領域トの間に導通チ
ャネルが形成される。この導通チャネルは、対応する入
力ビンと出力ビンとを電気的に接続させる。このように
、制御線１２４の正の高電位は、１２８と１２９　、１
２７と１３０　、１２６と１３１１２５と１３２の各線
を電気的に接続させる。

本発明のマイクロプロセッサのバレルシフタ２゜は、本
発明のフォーマツ）ｆ換に対応するためにいくつかの制
御信号が分割されているという点を除いて、８０３８６
のような従来のマイクロプロセッサに見られるバレルシ
フタに類似シている。３８６プロセツサ本来のマトリク
ス制御信号ＤＳＭＣ２は、バイトスワップ（ＢＳＷＡＰ
）命令を１つの実行うロックで実現するのを助けるため
に、３つの制御信号ＤＳＭＣ２ａ　、　ＤＳＭＣ２ｂ及
びＤＳＭＣ２ｃに分割されている。同様に、ＤＳＭＣ１
７は３つの信号ＤＳＭＣ１７＆〜Ｃに分割されるものと
して示されている。

通常の動作（ＢＳＷＡＰを除くあらゆる動作）に対して
は、それらは制御線は元の形に組合され、バレルシフタ
２０は通常通り動作する。分割された別個の線が重要に
なるのは、ＢＳＷＡＰ命令の実行中だけである。

ＢＳＷＡＰ命令の実行うロックサイクルの段階１におい
ては、マトリクス制御信号のうち４つが印加される。マ
ｌ−ＩＪクスの他の全ての制御信号は否定される。印加
される４つのマトリクス制御４１号は、ｄａｍｅ　２１
　（ｄｕｍｂパスのビット２４〜３１をマトリクス出力
バスＣ８Ｔのビットｏ〜７にマルチプレクスする）と、
ｄｓｍｏ　１７ｂ　（ｄａｍｂハスノヒット１６〜２３
をマトリクス出力バスＤＳＴのビット８〜１５にマルチ
プレクスする）と、ｄｓｍｃ２ｂ（ｄａｍｎバスのビッ
ト８〜１５をマトリクス出力バスＤＳＴのビット１６〜
２３にマルチプレクスする）と、ｄａｍｅ　１７　ｃ　
（ｄｓｍａバスのビット０〜７をマトリクス出力バスＤ
ＳＴのビット２４〜３１にマルチプレクサする）とであ
る。実行うロックの段階２においては、バレルシフタは
、ｄｓｍａのバス及びｄｓｍｂバスを介してデータ入力
を受信し、単ニＤＳＭＡハス、ＤｓＡＢハス及びＤＳＴ
出カ１ｍ　ｋ　Ｍ切に電気的に接続するだけで、バイト
をスヮッンする。従って、メモリ項目データフォーマッ
トは大エンジアンから小エンジアンに、又は小エンジア
ンから大エンジアンに自動的に変換される。マトリクス
により出力された変換データはそれ以上シフトすること
なく、シフタのトリーを通過し、続いて、ＡＬＵ出力レ
ジスタ２７にロードされる。

一般に好ましい実施例においては、ＢＳＷＡＰ命令は２
つの８ビツト命令バイトから構成される。

命令のビットのうち１３は演算コードであり、第２のバ
イトの下位の４ビツトは、動作に参加すべきレジスタを
指定する。

本発明の重要な面の１つは、先に変換されたフォーマッ
トから元に戻すための変換に別の命令を不要にするよう
に、ＢＳＷＡＰ命令が自身の逆の命令として作用するこ
とである。言いかえれば、デ−夕入カバス２１及び２２
に供給されたデータは、同じ命令を使用して、大から小
、小から犬のいずれにも変換が可能なのである。

ＢＳＷＡＰ命令が有用であるとわかる別の動作は、ロー
ド／記憶動作においてである。ユーザーが、全てのデー
タを小エンジアンフォーマットで記憶する機械で演算を
実行したいと思っている場合を考えてみる。ユーザーが
ＢＳＷＡＰ命令を伴なってレジスタに通常のロードを実
行する場合、大エンジアンフォーマットは自動的に小エ
ンジアンフォーマットに変換されるので、プロセッサは
ｉちにそのデータを処理（すなわち、加算、減算２乗算
など）することがで自る。全ての算術演算が完了した後
、プログラマ−は別のＢＳＷＡＰを実行し、続いて、メ
モリに通常の記憶をすることによシ、メモリ内に当初の
フォーマットによるデータを復元しても良いであろう。

８０３８６のような従来のマイクロプロセッサでこれと
同じ動作シーケンスを実行するには、より多くの時間と
記憶領域を必要とする。

本発明のバイトスワップ命令は一般には３２ビットｄ語
用として規定されているが、それより高次のメモリフォ
ーマット変換（たとえば、６４ビツト以上）をも可能に
する基本ビルディングブロックでもある。６４ビツトス
ワツプの場合、機械は、まず、６４ビツトの址を２つの
レジスタにロードする。次に、機械は各レジスタについ
てＢＳＷＡＰを実行する。その後、プロセッサは、単に
、レジスタを逆の順序で新たに名前付けするだけである
。言いかえれば、上位のビットを蓄積しているレジスタ
を下位レジスタと新たに名前付けし、下位ビットを蓄積
しているレジスタを上位レジスタとする。この種の改名
方式では、レジスタを物理的にスワップする必要がない
。６４ビツト以上の変換に利用すると、性能コストの節
約は倍増する。

以上、マイクロプロセッサにおいてメモリプタフォーマ
ットを変換するバイトスワップ命令を説明した。

【図面の簡単な説明】

第１図は、小エンジアンメモリフォーマツトド、大エン
ジアンメモリフォーマットとを比較する図であり、２つ
のメモリフォーマットを対応するメモリアドレス及びビ
ット番号と共に示し、最上位のビットをビット３１とし
て表わし、最下位のビットをビット０として表わした図
、第２図は、本発明によるマイクロプロセッサのバレルシ
フタを通過するデータの流れを示すブロック線図、第３図Ａ〜第３図りは、組合されて、本発明の現時点で
好ましい実施例で利用するバレルシフタの回路図を構成
する図、及び第４図は、第３図のバレルシフタの内部で利用される４
＞４マルチプレクサを示す回路図である。２０・・・・バレルシフタ、２１．２２−・・・３２ビ
ツトバス、２３・ｅ・φマトリクス、２４・　拳　轡　
拳　ト　ＩＪ　　−２５、２６φ　・　拳　・　３２　
ビ　ッ　トバス、２７−―・・ＡＬＵ出力レジスタ、４
１〜５６゜５８〜６５　　、　６７〜７４　　、　７６
〜８３．８５〜９２．９４〜１０１　　、　１０３〜１
１０　　、　１１２〜１１９　・　傘　・　−４Ｘ４マ
ルチプレクサ、１２０〜１２３・Φ・・電界効果トラン
ジスタ、１２４・・・・制御線、１２５〜１２Ｂ・・・
・入力線、１２９〜１３２◆串・・出力線。

Claims

【特許請求の範囲】

（１）レジスタに記憶された３２ビットデータ項目のバ
イト順序をスワップするマイクロプロセッサにおいて、前記データ項目を複数の入力データ線を介して対応する
複数の出力データ線に結合し、その結合は、前記データ
項目のビット０〜７、８〜１５、１６〜２３及び２４〜
３１が前記出力データ線の対応するビット位置２４〜３
１、１６〜２３、８〜１５及び０〜７にそれぞれ結合さ
れるように配列されている結合手段と；前記結合手段に結合され、前記データ項目の前記バイト
順序の前記スワップを制御する制御手段とを具備するこ
とを特徴とするマイクロプロセッサ。
（２）メモリと、ｄ語１つ分のデータをシフトし、第１
のバス及び第２のバスを介してデータ入力を受信して、
第３のバスを介してシフト出力、すなわち、回転出力を
発生するバーレルシフタと、３２ビットデータ項目のフ
ォーマットを第１のフォーマットから第２のフォーマッ
トに変化させる命令とを有するマイクロプロセッサにお
いて、前記命令は、複数の入力線と、複数の出力線と、複数のマルチプレク
サとを含み、前記マルチプレクサは、イネーブルされた
とき、順序通りに配列されたビット０〜７、８〜１５、
１６〜２３及び２４〜３１を前記出力線の対応する順序
通りに配列されたビット位置２４〜３１、１６〜２３、
８〜１５、０〜７にそれぞれ結合するバレルシフタと；前記複数のマルチプレクサに結合され、前記マルチプレ
クサをイネーブルする制御手段とを具備するマイクロプ
ロセッサ。
（３）内部レジスタセットと、バレルシフタとを有する
マイクロプロセッサにおいて、第１のメモリフォーマッ
トで記憶されているデータ項目を第２のメモリフォーマ
ットに変換する方法であつて前記データ項目を１対の入
力バスを介して前記バレルシフタに入力する過程と；変換を開始するために、前記バレルシフタに接続される
いくつかの制御信号を印加する過程と；前記データ項目
の順序通りに配列されたビット０〜７、８〜１５、１６
〜２３及び２４〜３１を、前記入力バスを介して、前記
出力データバスの対応する順序通りに配列されたビット
位置２４〜３１、１６〜２３、８〜１５及び０〜７にそ
れぞれ接続することにより、変換データ項目を発生する
過程とから成ることを特徴とするフォーマット変換方法
。
（４）データが第１のメモリフォーマットで記憶される
メモリを有するコンピュータにおいて、３２ビットデー
タ項目を第２のメモリフォーマットに変換する方法であ
つて、前記データ項目を前記メモリからレジスタに移す過程と
；前記第１のメモリフォーマットによる前記データ項目の
順序通りに配列されたビット０〜７、８〜１５、１６〜
２３及び２４〜３１が前記レジスタの順序通りに配列さ
れたビット位置２４〜３１、１６〜２３、８〜１５及び
０〜７にそれぞれ対応するように前記データ項目のバイ
ト順序をスワップし、前記スワップされたデータ項目は
前記第２のメモリフォーマットである過程と；前記スワップされたデータ項目をラッチにラッチングす
る過程とから成ることを特徴とするフォーマット変換方
法。