JPH02277315A - Cmos logic circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半、導体論理回路に関するもので、特にCMO
S論理回路に使用されるものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to semi-conductor logic circuits, particularly CMO
This is used for S logic circuits.
(従来の技術)
CMOS論理回路は、通常第10図に示すように論理合
成をするP型トランジスタのロジック回路(以下「Pロ
ジック」という。) 11と、それと相補的なN型トラ
ンジスタのロジック回路(以下「Nロジック」という。(Prior Art) A CMOS logic circuit usually consists of a P-type transistor logic circuit (hereinafter referred to as "P logic") 11 that performs logic synthesis and a complementary N-type transistor logic circuit as shown in FIG. (Hereinafter referred to as "N logic".
)12とを同時に持つものである。また、CMOS論理
回路の閾値電圧は、一般にVSSが接地電位の場合に1
/2×■DD(電源電位)となるように設計されている
。例えば、第11図に示すようなインバータではP型M
OS)ランジスタQp6とN型MO3)ランジスタQN
6のゲート幅の比を2:1にとり、これらの電流駆動力
が等しくなるようにしている(図中、トランジスタの横
に記載されている数字はゲート幅の一例を示す(単位μ
m)。以下同じ。)。) 12 at the same time. Additionally, the threshold voltage of a CMOS logic circuit is generally 1 when VSS is at ground potential.
/2×■DD (power supply potential). For example, in an inverter as shown in FIG.
OS) transistor Qp6 and N-type MO3) transistor QN
The ratio of the gate widths of transistors 6 and 6 is set to 2:1 so that their current driving powers are equal (in the figure, the number written next to the transistor indicates an example of the gate width (unit: μ).
m). same as below. ).
しかし、この論理回路は、回路の入力ゲート容量が大き
いために高速動作が妨げられ、また、回路面積も大きく
なってしまうという欠点がある。However, this logic circuit has the disadvantage that high-speed operation is hindered due to the large input gate capacitance of the circuit, and the circuit area also becomes large.
そこで、このようなCMOS論理回路の他に、第12図
に示すようなダイナミックCMOS回路が考え出されて
いる。この論理回路は、P型MOSトランジスタQp7
により、あらかじめ出力がVDDにプリチャージ(前も
ってVDD(高電位)又はVss(低電位)に充電する
ことをいう。以下同じ。)されているものである。そし
て、このプリチャージを切った後にNロジック13によ
って論理をとることを特徴としている。このため、通常
のCMOS論理回路に比べて入力ゲート容量が半分以下
になるという利点がある。Therefore, in addition to such a CMOS logic circuit, a dynamic CMOS circuit as shown in FIG. 12 has been devised. This logic circuit consists of a P-type MOS transistor Qp7
Therefore, the output is precharged to VDD (this refers to charging in advance to VDD (high potential) or Vss (low potential); the same applies hereinafter). The device is characterized in that a logic is determined by the N logic 13 after this precharge is turned off. Therefore, there is an advantage that the input gate capacitance is less than half that of a normal CMOS logic circuit.
しかしながら、この論理回路は、プリチャジ終了後、即
ちトランジスタQP7をオフとした後は、出力をVDI
’)に維持するためのトランジスタが存在しない。即ち
、トランジスタQr’7をオフしてからNロジック13
が論理をとるまでに時間があいた場合や論理回路の出力
が高レベルの場合は、チャージ抜けによりVDDが維持
されず、論理ゲートが不安定となる欠点がある。However, after the precharge is completed, that is, after transistor QP7 is turned off, this logic circuit changes the output to VDI.
') There are no transistors to maintain it. That is, after turning off the transistor Qr'7, the N logic 13
If there is a time delay before the logic circuit assumes logic, or if the output of the logic circuit is at a high level, VDD will not be maintained due to charge loss, resulting in the logic gate becoming unstable.
(発明が解決しよう“とする課題)
このように、従来の論理回路は、入力ゲート容量が大き
く高速動作・低消費電力・小面積化を達成することがで
きなかった。また、入力ゲート容量の小さくて済むダイ
ナミックな論理回路を用いたとしても、論理ゲートが不
安定となる欠点があった。(Problem to be solved by the invention) As described above, conventional logic circuits have large input gate capacitances and cannot achieve high-speed operation, low power consumption, and small area. Even if a small dynamic logic circuit was used, the logic gate had the drawback of becoming unstable.
よって、本発明の目的は、高速・低消費電力・小面積で
あり、かつ、安定なCMOS論理回路を提供することで
ある。Therefore, an object of the present invention is to provide a CMOS logic circuit that is high speed, has low power consumption, has a small area, and is stable.
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、本発明の
CMOS論理回路は、第1電位供給源及び出力ノード間
に接続され入力信号が供給される、第1導電型MO3)
ランジスタにより構成される第1のロジック回路、及び
前記出力ノード及び@2電位供給源間に接続され前記入
力信号が供給される、第2導電型MOSトランジスタに
より構成される第2のロジック回路を有する。また、前
記第1のロジック回路を構成する第1導電型MOS)ラ
ンジスタの電流駆動力が、前記第2のロジック回路を構
成する第2導電型MO8+−ランジスタのそれより小さ
くなっている。さらに、ソースが前記第1電位供給源に
接続されドレインが前記出カッドに接続されるプリチャ
ージ用の第1導電型MO3)ランジスタが設けられ、か
つ、そのゲートがクロックパルスによって制御されると
いうものである。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the CMOS logic circuit of the present invention has a first potential supply source connected between a first potential supply source and an output node, and to which an input signal is supplied. 1 conductivity type MO3)
a first logic circuit made up of a transistor; and a second logic circuit made up of a second conductivity type MOS transistor connected between the output node and the @2 potential supply source and supplied with the input signal. . Further, the current driving power of the first conductivity type MO8 transistor constituting the first logic circuit is smaller than that of the second conductivity type MO8+- transistor constituting the second logic circuit. Further, a first conductivity type MO3) transistor for precharging is provided whose source is connected to the first potential supply source and whose drain is connected to the output capacitor, and whose gate is controlled by a clock pulse. It is.
また、前記第2のロジック回路及び第2電位供給源間に
直流バス防止用の第2導電型MOSトランジスタが接続
され、かつ、前記プリチャージ用の第1導電型MOSト
ランジスタのゲートを制御するクロックパルスと同相の
クロックパルスが前記直流パス防止用の第2導電型MO
Sトランジスタのゲートへ入力されるというものである
。Further, a second conductivity type MOS transistor for preventing a DC bus is connected between the second logic circuit and the second potential supply source, and a clock for controlling the gate of the first conductivity type MOS transistor for precharging. A clock pulse having the same phase as the pulse is applied to the second conductivity type MO for preventing the DC path.
It is input to the gate of the S transistor.
さらに、前記第1電位供給源が高電位源、前記第2電位
供給源が低電位源、前記第1導電型がP型、前記第2導
電型がN型、前記第1のロジック回路がPロジック及び
前記第2のロジック回路がNロジックであるCMOS論
理回路と、前記第1電位供給源が低電位源、前記第2電
位供給源が高電位源、前記第1導電型がN型、前記第2
導電型がP型、前記第1のロジック回路がNロジック及
び前記第2のロジック回路がPロジックであるCMOS
論理回路とを交互に直列接続するのが好ましい。Further, the first potential supply source is a high potential source, the second potential supply source is a low potential source, the first conductivity type is P type, the second conductivity type is N type, and the first logic circuit is P type. a CMOS logic circuit in which the logic and the second logic circuit are N logic; the first potential supply source is a low potential source; the second potential supply source is a high potential source; the first conductivity type is N type; Second
A CMOS whose conductivity type is P type, the first logic circuit is N logic, and the second logic circuit is P logic.
It is preferable to connect the logic circuits alternately in series.
(作用)
このような構成によれば、第1のロジック回路が第2の
ロジック回路に比べ電流駆動力の面からみて小さめのM
OSトランジスタにより構成されており、出力電位は高
レベル(以下rHJという。)から低レベル(以下rL
Jという。)へ、又はLからHへ高速に変化する。また
、この論理回路の出力にはプリチャージ用のMOSトラ
ンジスタが接続され、かつ、そのゲートはクロックパル
スで制御されている。よって、出力電位はLからHへ又
はHからLへ高速に変化する。さらに、前記第1のロジ
ック回路を構成するトランジスタの電流駆動力が小さく
、入力ゲート容量が小さいため低消費電力の論理回路と
なる。また、前記トランジスタを形成するための回路面
積も少なく、論理回路が小面積化される。(Function) According to such a configuration, the first logic circuit has a smaller M than the second logic circuit in terms of current driving force.
It is composed of OS transistors, and the output potential varies from high level (hereinafter referred to as rHJ) to low level (hereinafter referred to as rL).
It's called J. ) or from L to H at high speed. Further, a MOS transistor for precharging is connected to the output of this logic circuit, and its gate is controlled by a clock pulse. Therefore, the output potential changes rapidly from L to H or from H to L. Furthermore, since the current driving power of the transistors constituting the first logic circuit is small and the input gate capacitance is small, the logic circuit has low power consumption. Further, the circuit area for forming the transistor is small, and the area of the logic circuit can be reduced.
さらに、前記第2のロジック回路及び第2電位供給源間
には直流パス防止用のMOS)ランジスタが接続され、
かつ、前記プリチャージ用のMOS)ランジスタのゲー
トを制御するクロックパルスと同相のクロックパルスが
そのゲートへ人力される。よって、前記直流パス防止用
のMOSトランジスタは前記プリチャージ用のMOSト
ランジスタがオンの時は必ずオフとなり、第1電位供給
源から第2電位供給源への直流パスが防止できる。Furthermore, a MOS transistor for DC path prevention is connected between the second logic circuit and the second potential supply source,
Further, a clock pulse having the same phase as the clock pulse controlling the gate of the precharge MOS transistor is manually applied to the gate. Therefore, the MOS transistor for preventing a DC path is always turned off when the MOS transistor for precharging is on, and a DC path from the first potential supply source to the second potential supply source can be prevented.
また、前記第1電位供給源が高電位源、前記第2電位供
給源が低電位源、前記第1導電型がP型、前記第2導電
型かN型、前記第1のロジック回路かPロジック及び前
記第2のロジック回路がNロジックであるCMOS論理
回路と、前記第1電位供給源が低電位源、前記第2電位
供給源が高電位源、前記第1導電型がN型、前記第2導
電型がP型、前記第1のロジック回路がNロジック及び
前記第2のロジック回路がPロジックであるCMOS論
理回路とを交互に直列接続することにより、論理回路の
全体が高速化する。Further, the first potential supply source is a high potential source, the second potential supply source is a low potential source, the first conductivity type is P type, the second conductivity type is N type, and the first logic circuit is P type. a CMOS logic circuit in which the logic and the second logic circuit are N logic; the first potential supply source is a low potential source; the second potential supply source is a high potential source; the first conductivity type is N type; By alternately connecting in series CMOS logic circuits in which the second conductivity type is P type, the first logic circuit is N logic, and the second logic circuit is P logic, the overall speed of the logic circuit is increased. .
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明のCMOS論理回路を示すものである。FIG. 1 shows a CMOS logic circuit of the present invention.
Pロジック lを構成する1又は2以上のトランジスタ
のゲート幅は通常より小さめに形成されている。即ち、
Pロジック 1はNロジック 2に比べて電流駆動力の
面からみて小さめのトランジスタにより構成されている
。これにより、論理ゲトの閾値電圧は1/2X (VD
D十vs s )より低く設定される。従って、Nロ
ジック 2が出力電位をHからLへ変化させるのが高速
となっている。The gate width of one or more transistors constituting P logic l is formed smaller than usual. That is,
The P logic 1 is composed of transistors that are smaller in terms of current driving power than the N logic 2. As a result, the threshold voltage of the logic gate is 1/2X (VD
D+vs) is set lower. Therefore, N logic 2 changes the output potential from H to L at high speed.
ところが、逆にPロジック 1が出力電位をLからHへ
変化させるのが遅くなっている。そこで、ソスが論理ゲ
ートの出力に、又ドレインが高電位源に接続されたプリ
チャージ用のP型MOSトランジスタQp+を設ける。However, conversely, it is slow for P logic 1 to change the output potential from L to H. Therefore, a P-type MOS transistor Qp+ for precharging is provided whose source is connected to the output of the logic gate and whose drain is connected to a high potential source.
そして、このトランジスタQP、のゲートは、Pロジッ
ク 1が出力電位をLからHへ変化させるより前に出力
ノードをVDDにプリチャージすることができるよう、
クロックパルスφによって制御されている。即ち、トラ
ンジスタQPIがオンすることによりLからHへの変化
を高速化することができる。The gate of this transistor QP is set so that the output node can be precharged to VDD before the P logic 1 changes the output potential from L to H.
It is controlled by a clock pulse φ. That is, by turning on the transistor QPI, the change from L to H can be made faster.
次に、本発明をインバータに適用した場合の実施例につ
いて、第2図及び第3図(a)〜(d)を参照しながら
説明する。なお、第2図は本発明に係わるインバータを
示し、第3図(a)〜(d)はその動作を説明するため
の動作波形図を示している。Next, an embodiment in which the present invention is applied to an inverter will be described with reference to FIG. 2 and FIGS. 3(a) to 3(d). Note that FIG. 2 shows an inverter according to the present invention, and FIGS. 3(a) to 3(d) show operational waveform diagrams for explaining its operation.
インバータI、はP型MOSトランジスタQP2及びN
型MOSトランジスタQNIにより構成されている。ま
た、トランジスタQ1・2の電流駆動力はトランジスタ
QNIのそれよりも小さくなるように形成されている。Inverter I is made up of P-type MOS transistors QP2 and N
MOS transistor QNI. Further, the current driving power of the transistors Q1 and Q2 is formed to be smaller than that of the transistor QNI.
例えばトランジスタQP2のゲート幅は約2μms
トランジスタQNIのゲート幅は約10μmとなるよう
形成される。このため、インバータI、の閾値電圧は1
/2X (VD o +Vs s )より低く設定され
る。For example, the gate width of transistor QP2 is approximately 2 μms
The gate width of transistor QNI is formed to be approximately 10 μm. Therefore, the threshold voltage of inverter I is 1
/2X (VD o +Vs s ).
例えば、vDDが電源電位で5 V SV s sが接
地電位でOvの場合には、入力電圧VINが約1.7■
のときに出力電圧VoυTが2.5vになる。従って、
入力電圧VINに対し、出力電圧v、U TはHからL
へ高速に変化するが、LからHへの変化は遅くなる。(
第3図(a)及び(b)参照)。また、インバータ11
の出力にはプリチャージ用のP型MOSトランジスタQ
P3が接続されている。そして、このトランジスタQP
3のベースはクロックパルスφにより制御される。即ち
、入力電圧V1Nに対して出力電圧VOUTがLからH
へ変化する前に、インバータ11の出力ノードがVDD
にプリチャージされる。このため、出力電圧V。UTの
LからHへの変化を高速化することができる(同図(c
)及び(d)参照)。For example, if vDD is the power supply potential and 5 V SV s is the ground potential and Ov, the input voltage VIN is approximately 1.7
When , the output voltage VoυT becomes 2.5v. Therefore,
For input voltage VIN, output voltage v, U T is from H to L
, but the change from L to H is slow. (
(See Figures 3(a) and (b)). In addition, the inverter 11
The output is a P-type MOS transistor Q for precharging.
P3 is connected. And this transistor QP
The base of 3 is controlled by clock pulse φ. That is, the output voltage VOUT changes from L to H with respect to the input voltage V1N.
Before changing to VDD, the output node of inverter 11 becomes VDD.
will be precharged. Therefore, the output voltage V. It is possible to speed up the change of UT from L to H (see figure (c)
) and (d)).
このような構成のインバータによれば、論理ゲートの閾
値電圧を低くすることにより、出力電圧voUTをHか
らLへ高速に変化させることができる。また、トランジ
スタQP3で出力ノードをプリチャージすることにより
、出力電圧voUTのLからHへの変化を高速化するこ
ともできる。According to the inverter having such a configuration, the output voltage voUT can be changed from H to L at high speed by lowering the threshold voltage of the logic gate. Further, by precharging the output node with the transistor QP3, it is possible to speed up the change of the output voltage voUT from L to H.
また、通常のインバータ(前記第11図に示すような閾
値電圧が1/2X(VDD十Vss)で設定されるイン
バータをいう。以下同じ。)に対し、本発明に係わるイ
ンバータはトランジスタQP2の電流駆動力をトランジ
スタQNIのそれよりも小さくしているため、入力ゲー
ト容量が小さくなり回路の一層の高速化が達成できる。Furthermore, in contrast to a normal inverter (an inverter whose threshold voltage is set at 1/2X (VDD + Vss) as shown in FIG. 11 above; the same applies hereinafter), the inverter according to the present invention Since the driving force is smaller than that of the transistor QNI, the input gate capacitance is reduced, and further speeding up of the circuit can be achieved.
さらに、人力ゲート客足か小さいことにより回路の小電
力化にも貢献できる。また、トランジスタQP2が小さ
くなるため回路の小面積化が可能になる。Furthermore, the small number of customers at the human-powered gate can contribute to reducing the power consumption of the circuit. Furthermore, since the transistor QP2 becomes smaller, the area of the circuit can be reduced.
なお、トランジスタQP2がオン状態となった後であれ
ば、インバータ11の出力ノードのプリチャージは、切
れてしまっても出力電圧VOIITに何等影響を与える
ことはない。なぜなら、プリチャージが切られても、ト
ランジスタQp2が電流駆動力は小さいながらもオンし
ているため、出力電位■oυTをVDDに維持すること
ができるからである。従って、ダイナミックCMOS回
路のようなチャージ抜けを心配することもない。Note that even if the precharge at the output node of the inverter 11 is cut off after the transistor QP2 is turned on, it will not affect the output voltage VOIIT in any way. This is because even if the precharge is turned off, the transistor Qp2 remains on although its current driving power is small, so that the output potential ■oυT can be maintained at VDD. Therefore, there is no need to worry about charge leakage as in a dynamic CMOS circuit.
ところで、本発明は前記実施例に限られるものではなく
種々の変形が可能である。そこで、以下第4図乃至第9
図を参照しながらこれら変形例について説明する。By the way, the present invention is not limited to the above embodiments, and various modifications are possible. Therefore, the following figures 4 to 9
These modified examples will be explained with reference to the drawings.
第4図は、前記第1図に示すCMOS論理回路とは逆に
、Nロジック 3がPロジック 4よりも電流駆動力の
面からみて小さめの1又は2以上のトランジスタにより
構成されたCMOS論理回路を示している。即ち、閾値
電圧が1/2×(VD n +Vs s )より高く設
定されるため、入力に対し出力はしからHへ高速に変化
するが、HからLへの変化は遅くなる。そこで、論理ゲ
ートの出力にはソースがVSSに接続されたプリチャー
ジ用のN型MOS)ランジスタQN2のドレインを接続
している。従って、トランジスタQN2のゲートへ制御
されたクロックパルスφを入力させることにより、出力
をHからLへ高速に変化させることができる。In contrast to the CMOS logic circuit shown in FIG. 1, FIG. 4 shows a CMOS logic circuit constructed of one or more transistors in which N logic 3 is smaller than P logic 4 in terms of current driving power. It shows. That is, since the threshold voltage is set higher than 1/2×(VD n +Vs s ), the output changes quickly from high to high relative to the input, but changes from high to low slow. Therefore, the drain of an N-type MOS transistor QN2 for precharging whose source is connected to VSS is connected to the output of the logic gate. Therefore, by inputting a controlled clock pulse φ to the gate of the transistor QN2, the output can be changed from H to L at high speed.
なお、第5図は前記第4図のCMOS論理回路をインバ
ータに適用した実施例を示している。ここで、QP4は
ゲート幅約10μmのP型MO3)ランジスタ、QN3
はゲート幅約1μmのN型MOS)ランジスタ、QN4
はゲート幅約10μmのプリチャージ用のN型MO8I
−ランジスタをそれぞれ示している。Note that FIG. 5 shows an embodiment in which the CMOS logic circuit shown in FIG. 4 is applied to an inverter. Here, QP4 is a P-type MO3) transistor with a gate width of about 10 μm, QN3
is an N-type MOS) transistor with a gate width of about 1 μm, QN4
is an N-type MO8I for precharging with a gate width of approximately 10 μm.
- Each transistor is shown.
第6図は、前記第2図に示す実施例において、出力ノー
ドのプリチャージ時にVDDからトランジスタQP3を
介してVSSへの電流パスができないよう、トラ〉ジス
タQNI及びVSS間に直流パス防止用のN型MOS)
ランジスタQN5を設けたものである。ここで、前記第
2図と同一の部分には同じ符号が付しである。なお、ト
ランジスタQN5のゲートにはトランジスタ。P3のゲ
トを制御するクロックパルスφと同相のタロツクパルス
φが入力する。即ち、トランジスタQN5は、トランジ
スタQP3にょる出力ノードのプリチャージが行なわれ
ている間は必ずオフするようになっている。FIG. 6 shows that in the embodiment shown in FIG. 2, a DC path prevention device is installed between the transistor QNI and VSS to prevent a current path from VDD to VSS via the transistor QP3 during precharging of the output node. N-type MOS)
A transistor QN5 is provided. Here, the same parts as in FIG. 2 are given the same reference numerals. Note that a transistor is provided at the gate of the transistor QN5. A tarlock pulse φ having the same phase as the clock pulse φ that controls the gate of P3 is input. That is, the transistor QN5 is always turned off while the output node is being precharged by the transistor QP3.
第7図は、前記第5図に示す実施例において、出力ノー
ドのプリチャージ時にVDrlがらトランジスタQN4
を介してVSSへの直流パスができないよう、VDD及
びトランジスタ。24間に直流パス防I]二用のP型M
OSトランジスタ。、5を設けたものである。ここで、
前記第5図と同一の部分には同じ符号が付しである。な
お、トランジスタQ P 5のゲートにはトランジスタ
。8.1のゲートを制御するクロックパルス7と同相の
クロックパルスφが入力する。即ち、トランジスタQp
sは、トランジスタQN4にょる出力ノードのプリチャ
ージが行なわれている間は必ずオフするようになってい
る。FIG. 7 shows that in the embodiment shown in FIG. 5, when the output node is precharged, the transistor QN4 is
VDD and the transistor so that there is no DC path to VSS through it. P type M for DC pass protection I]2 between 24
OS transistor. , 5 are provided. here,
The same parts as in FIG. 5 are given the same reference numerals. Note that a transistor is provided at the gate of the transistor Q P 5. A clock pulse φ having the same phase as the clock pulse 7 that controls the gate of 8.1 is input. That is, the transistor Qp
s is always turned off while the output node is being precharged by the transistor QN4.
さらに、第8図は、前記第1図に示す特に出力電位がH
からLへ変化するのが高速なCMOS論理回路と、前記
第4図に示す特に出力電位がLからHへ変化するのが高
速なCMOS論理回路とを交互に直列接続したものであ
る。これにより、論理ゲート全体の高速化を達成してい
る。Furthermore, FIG. 8 shows that the output potential shown in FIG.
A CMOS logic circuit whose output potential changes from L to L at high speed and a CMOS logic circuit whose output potential changes from L to H at high speed shown in FIG. 4 are alternately connected in series. This makes the entire logic gate faster.
また、第9図は前記第8図のCMOS論理回路をインバ
ータに適用した実施例であり、前記第2図に示す特に出
力電位Volt・1がHがらLへ変化するのが高速なイ
ンバータと、前記第5図に示す特に出力電位VoUTが
LがらHへ変化するのが高速なインバータとを交互に直
列接続したものである。ここで、直列接続するインバー
タは前記第6図又は第7図に示すものであってもよい。FIG. 9 shows an embodiment in which the CMOS logic circuit shown in FIG. 8 is applied to an inverter, and the inverter shown in FIG. In particular, the inverters shown in FIG. 5 whose output potential VoUT changes from L to H at a high speed are alternately connected in series. Here, the inverters connected in series may be those shown in FIG. 6 or FIG. 7.
なお、これら第4図乃至第9図に示してきた実施例にお
いても、前記第1図及び第2図に示した実施例と同様の
効果を得ることができる。Note that the embodiments shown in FIGS. 4 to 9 can also provide the same effects as the embodiments shown in FIGS. 1 and 2.
[発明の効果コ
以上、説明したように本発明のCMOS論理回路によれ
ば次のような効果を奏する。[Effects of the Invention] As explained above, the CMOS logic circuit of the present invention provides the following effects.
Pロジック又はNロジックのMosトランジスタの電流
駆動力を小さくし、又プリチャージ用のMOSトランジ
スタのゲートをクロックパルスで制御することにより、
論理ゲートを高速化させることができる。また、前記P
ロジック又はNロジックのトランジスタの電流駆動力が
小くなることにより入力ゲート容量が約1/2以下にな
る。By reducing the current driving power of the P-logic or N-logic MOS transistor and controlling the gate of the precharge MOS transistor with a clock pulse,
Logic gates can be made faster. In addition, the P
Since the current driving power of the logic or N-logic transistor is reduced, the input gate capacitance is reduced to about 1/2 or less.
さらに、前記トランジスタを形成するための回路面積も
約1/2以下と小面積になる。しかも、ダイナミックC
MOS回路のようなチャージ抜けの心配がない。即ち、
高速・低消費電力・小面積であり、かつ、安定なCMO
S論理回路を提供できる。Furthermore, the circuit area for forming the transistor is reduced to about 1/2 or less. Moreover, dynamic C
There is no need to worry about charge loss like with MOS circuits. That is,
High speed, low power consumption, small area, and stable CMO
S logic circuit can be provided.
また、直流パス防止用のMOS)ランジスタを設け、か
つ、前記プリチャージ用のMOS)ランジスタのゲート
入力と同相のクロックパルスをそのゲートへ入力するこ
とにより、さらに安定な論理回路が提供できる。Further, by providing a MOS transistor for preventing a DC path and inputting a clock pulse in phase with the gate input of the precharging MOS transistor to its gate, a more stable logic circuit can be provided.
第1図は本発明の一実施例に係わるCMOS論理回路を
示す回路図、第2図は前記第1図のCMOS論理回路を
インバ′−夕に適用した場合を示す回路図、第3図は前
記第2図のインバータにおける入力電圧に対する出力電
圧の動作を説明するための動作波形図、第4図は本発明
の他の実施例に係わるCMOS論理回路を示す回路図、
第5図は前記第4図のCMOS論理回路をインバータに
適用した場合を示す回路図、第6図は前記第2図のイン
バータの変形例を示す回路図、第7図は前記第5図のイ
ンバータの変形例を示す回路図、第8図は前−記第1図
及び第4図のCMOS論理回路を交互に直列接続した論
理回路を示す回路図、第9図は前記第8図の論理回路を
インバータに適用した場合を示す回路図、第10図は従
来のCMOS論理回路を示す回路図、第11図は従来の
インバータを示す回路図、第12図は従来のダイナミツ
20M03回路を示す回路図である。
1.4・・・Pロジック、2,3・・・Nロジック、Q
p+ 〜QP7・・・P型MOSトランジスタ、QNI
〜QN6・・・N型MOSトランジスタ。
出願人代理人 弁理士 鈴江武彦
ベ
R
工
べR
ベ
R
べFIG. 1 is a circuit diagram showing a CMOS logic circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a case where the CMOS logic circuit of FIG. 1 is applied to an inverter, and FIG. FIG. 4 is a circuit diagram showing a CMOS logic circuit according to another embodiment of the present invention;
5 is a circuit diagram showing a case where the CMOS logic circuit shown in FIG. 4 is applied to an inverter, FIG. 6 is a circuit diagram showing a modification of the inverter shown in FIG. A circuit diagram showing a modified example of the inverter; FIG. 8 is a circuit diagram showing a logic circuit in which the CMOS logic circuits shown in FIGS. 1 and 4 are alternately connected in series; FIG. 9 is a circuit diagram showing the logic circuit shown in FIG. A circuit diagram showing the case where the circuit is applied to an inverter, Fig. 10 is a circuit diagram showing a conventional CMOS logic circuit, Fig. 11 is a circuit diagram showing a conventional inverter, and Fig. 12 is a circuit showing a conventional Dynamitsu 20M03 circuit. It is a diagram. 1.4...P logic, 2,3...N logic, Q
p+ ~QP7...P-type MOS transistor, QNI
~QN6...N-type MOS transistor. Applicant's agent Patent attorney Takehiko Suzue
Claims (3)
信号が供給される、第1導電型MOSトランジスタによ
り構成される第1のロジック回路と、前記出力ノード及
び第2電位供給源間に接続され前記入力信号が供給され
る、第2導電型MOSトランジスタにより構成される第
2のロジック回路とからなるCMOS論理回路において
、前記第1導電型MOSトランジスタの電流駆動力が前
記第2導電型MOSトランジスタのそれより小さいこと
、及びソースが前記第1電位供給源に接続されドレイン
が前記出力ノードに接続されるプリチャージ用の第1導
電型MOSトランジスタが設けられ、かつ、そのゲート
がクロックパルスによって制御されることを特徴とする
CMOS論理回路。(1) A first logic circuit configured of a first conductivity type MOS transistor connected between a first potential supply source and an output node and supplied with an input signal; and a second logic circuit constituted by a second conductivity type MOS transistor connected to the input signal and supplied with the input signal, wherein the current driving power of the first conductivity type MOS transistor is equal to the second conductivity type MOS transistor. A first conductivity type MOS transistor for precharging is provided, which is smaller than that of the MOS transistor, and whose source is connected to the first potential supply source and whose drain is connected to the output node, and whose gate is connected to the clock pulse. A CMOS logic circuit characterized in that it is controlled by.
直流パス防止用の第2導電型MOSトランジスタが接続
され、かつ、前記プリチャージ用の第1導電型MOSト
ランジスタのゲートを制御するクロックパルスと同相の
クロックパルスが前記直流パス防止用の第2導電型MO
Sトランジスタのゲートへ入力されることを特徴とする
請求項1記載のCMOS論理回路。(2) A second conductivity type MOS transistor for DC path prevention is connected between the second logic circuit and a second potential supply source, and the gate of the first conductivity type MOS transistor for precharging is controlled. A clock pulse having the same phase as the clock pulse is applied to the second conductivity type MO for preventing the DC path.
2. The CMOS logic circuit according to claim 1, wherein the CMOS logic circuit is input to the gate of an S transistor.
給源が低電位源、前記第1導電型がP型、前記第2導電
型がN型、前記第1のロジック回路がPロジック及び前
記第2のロジック回路がNロジックである請求項1又は
2記載のCMOS論理回路と、前記第1電位供給源が低
電位源、前記第2電位供給源が高電位源、前記第1導電
型がN型、前記第2導電型がP型、前記第1のロジック
回路がNロジック及び前記第2のロジック回路がPロジ
ックである請求項1又は2記載のCMOS論理回路とが
交互に直列接続されることを特徴とするCMOS論理回
路。(3) The first potential supply source is a high potential source, the second potential supply source is a low potential source, the first conductivity type is P type, the second conductivity type is N type, and the first logic circuit is 3. The CMOS logic circuit according to claim 1, wherein the P logic and the second logic circuit are N logic, and the first potential supply source is a low potential source, the second potential supply source is a high potential source, and the first 3. The CMOS logic circuit according to claim 1 or 2, wherein the first conductivity type is N type, the second conductivity type is P type, the first logic circuit is N logic, and the second logic circuit is P logic. A CMOS logic circuit characterized in that it is connected in series to a CMOS logic circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1098306A JPH02277315A (en) | 1989-04-18 | 1989-04-18 | Cmos logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1098306A JPH02277315A (en) | 1989-04-18 | 1989-04-18 | Cmos logic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02277315A true JPH02277315A (en) | 1990-11-13 |
Family
ID=14216243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1098306A Pending JPH02277315A (en) | 1989-04-18 | 1989-04-18 | Cmos logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02277315A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654651A (en) * | 1994-10-18 | 1997-08-05 | Hitachi, Ltd. | CMOS static logic circuit |
US5841300A (en) * | 1994-04-18 | 1998-11-24 | Hitachi, Ltd. | Semiconductor integrated circuit apparatus |
US6069496A (en) * | 1996-05-31 | 2000-05-30 | Hewlett-Packard Company | CMOS circuit technique for improved switching speed of single-ended and differential dynamic logic |
DE19854994B4 (en) * | 1998-11-23 | 2004-03-11 | Gustat, Hans, Dr. | Clocked logic circuit |
-
1989
- 1989-04-18 JP JP1098306A patent/JPH02277315A/en active Pending
Cited By (5)
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