JPH02264519A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタとＭＯＳトランジス
タとを組み合わせた出力回路を備えた半導体装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device including an output circuit that combines a bipolar transistor and a MOS transistor.
第７図に示す半導体装置の出力回路の最終段はｐＭＯＳ
）−ランジスタＭ、とｎＭＯＳトランジスタＭ、とから
なるインバータで構成されている。The final stage of the output circuit of the semiconductor device shown in Fig. 7 is a pMOS.
)-transistor M and an nMOS transistor M.
通常同じ寸法、大きさのｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタを比較するとＰＭＯＳトランジスタの慄
動能力が低く、一般的にｐＭＯＳトランジスタの暉動能
力はｎＭＯＳトランジスタの１７２程度である。Usually, pMOS transistor and nMO transistor have the same dimensions and size.
When compared with S transistors, PMOS transistors have a low oscillation ability, and generally the oscillation ability of a pMOS transistor is about 172 times that of an nMOS transistor.
そのため、従来の出力回路ではｐＭ、ＯＳトランジスタ
とｎＭＯＳトランジスタの駆動能力をそろえるために、
ｐＭＯＳトランジスタの寸法を大きくしているため、出
力回路の面積が増大する。Therefore, in conventional output circuits, in order to match the driving capabilities of pM, OS transistors, and nMOS transistors,
Since the dimensions of the pMOS transistor are increased, the area of the output circuit increases.
前記問題点を解決するために、例えば特開昭６３−２３
３４９号公報に記載されているように寸法の大きなｐＭ
ＯＳ）−ランジスタをｎＭＯＳトランジスタで置き換え
ることにより面積増大をある程度抑える方法がとられて
いる。In order to solve the above problems, for example, Japanese Patent Laid-Open No. 63-23
pM with large dimensions as described in Publication No. 349
A method has been taken to suppress the increase in area to some extent by replacing the OS)-transistor with an nMOS transistor.
第８図はバイポーラ型の出力回路であって、最終段はＰ
ＮＰトランジスタＱ２とＮＰＮトランジスタＱ３から構
成されている。Figure 8 shows a bipolar type output circuit, where the final stage is P
It is composed of an NP transistor Q2 and an NPN transistor Q3.
通常バイポーラ型の出力回路は、ＣＭＯ３型の出力回路
に対して面積的に小さくなるが、電流原動であるため、
出力回路での消費電力は増大してしまう。Bipolar type output circuits are usually smaller in area than CMO3 type output circuits, but because they are current driven,
Power consumption in the output circuit increases.
上記従来技術においては、出力回路の最終段にＣＭＯＳ
インバータを有しているので、動作速度を確保するため
には、どうしても面積が大きくなってしまうという問題
点がある。In the above conventional technology, CMOS is used in the final stage of the output circuit.
Since it includes an inverter, there is a problem in that the area inevitably increases in order to ensure the operating speed.
また、従来のバイポーラ半導体装置は、出力回路での面
積は小さくなるが、消費電力が増大してしまうという問
題点があった。Furthermore, although the area of the output circuit of the conventional bipolar semiconductor device is reduced, there is a problem in that the power consumption increases.
本発明は、大面積を必要とせず、低消費電力で高速動作
可能な出力回路をもった半導体装置を提供することを目
的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having an output circuit that does not require a large area, consumes low power, and can operate at high speed.
上記目的は、半導体装置の出力回路を、ソースを接地し
たｎ Ｍ ＯＳ トランジスタとコレクタを電源に接続
したバイポーラトランジスタの直列回路を有し、ｎＭＯ
ｓトランジスタのドレインとバイポーラ１−ランジスタ
のエミッタとの接続部を出力とすることにより達成され
る。The above object is to provide an output circuit of a semiconductor device with a series circuit of an nMOS transistor whose source is grounded and a bipolar transistor whose collector is connected to a power supply.
This is achieved by making the connection between the drain of the s transistor and the emitter of the bipolar 1-transistor an output.
ソースを接地したｎＭＯｓトランジスタのゲート端子に
入力パルスを印加すると同時に、この入力パルスを反転
したものを、コレクタを電源に接続したバイポーラＮＰ
Ｎトランジスタのベース端子に印加することで、ｎＭＯ
ＳトランジスタのトレインとバイポーラＮＰＮ Ｉ−ラ
ンジスタのエミッタとの接続部から反転増幅された出力
信号を得る。An input pulse is applied to the gate terminal of an nMOS transistor whose source is grounded, and at the same time, an inverted version of this input pulse is applied to a bipolar NP whose collector is connected to the power supply.
By applying it to the base terminal of the N transistor, the nMO
An inverted amplified output signal is obtained from the connection between the train of S transistors and the emitter of a bipolar NPN I-transistor.
入力パルスがハイレベル期間はｎＭＯ８ｌ〜ランジスタ
のゲート端子はハイレベルであるため、♀ＭＯＳトラン
ジスタはＯＮＬ、バイポーラＮＰＮトランジスタのベー
ス端子はローレベルであるため、バイポーラＮＰＮトラ
ンジスタがＯＦＦすることで出力はローレベルになる。During the period when the input pulse is at a high level, the gate terminal of the nMO8l transistor is at a high level, so the ♀ MOS transistor is ONL, and the base terminal of the bipolar NPN transistor is at a low level, so when the bipolar NPN transistor is turned off, the output is low. become the level.
この場合、電流呼動であるバイポーラＮＰＮトランジス
タはＯＦＦであるため、ベース電流は流れない。In this case, since the bipolar NPN transistor, which is a current driver, is OFF, no base current flows.
ＯＳトランジスタはＯＦＦ Ｌ、 、バイポーラＮＰＮ
トランジスタはＯＮすることで、出力はハイレベルにな
る。この場合において、バイポーラＮＰＮトランジスタ
をＯＮさせるためのベース電流か必要であるが、ベース
に流れ込んだ電流はエミッタを介して出力されるため、
無、妖にはならない。OS transistor is OFF L, , bipolar NPN
When the transistor is turned on, the output becomes high level. In this case, a base current is required to turn on the bipolar NPN transistor, but since the current flowing into the base is output via the emitter,
No, I won't become a monster.
この様に、従来のＭＯＳ型出力回路において、専有面積
の大きなｐＭＯｓトランジスタをバイポーラＮＰＮ ト
ランジスタに置き換えることで、省電力の特徴を損うこ
となく出力回路の面積を縮小することができる。In this manner, by replacing the pMOS transistor, which occupies a large area, with a bipolar NPN transistor in a conventional MOS type output circuit, the area of the output circuit can be reduced without sacrificing the power saving feature.
以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明による半導体装置の一実施例を示す回路
図であって、■１はインバータ、ＱｌはバイポーラＮＰ
Ｎトランジスタ、Ｍ□はｎＭＯＳトランジスタである。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor device according to the present invention, where 1 is an inverter, Ql is a bipolar NP
N transistor and M□ are nMOS transistors.
同図において、ソースを接地ＧＮＤしたＭｌのゲートに
入力信号工、を印加すると同時に、このを、コレクタを
′電源ＶＤＤに接続したＱ、のベースに印加し、Ｍ□の
ドレインと０１のエミッタとの接続点から反転増幅した
出力信号ＯＵＴを得る。In the same figure, an input signal is applied to the gate of Ml whose source is grounded to GND, and at the same time it is applied to the base of Q whose collector is connected to the power supply VDD, and the drain of M□ and the emitter of 01 are connected. An inverted and amplified output signal OUT is obtained from the connection point.
入カイ３号工、がハイレベルの場合にはＭ、はＯＮし、
Ｑ□はＯＦＦであるため、出力信号○ｔＪ Ｔはローレ
ベルになる。この場合、電流屏動であるＱｌはＯＦＦで
あるため、ベース電流は流れない。If Irukai No. 3 is at a high level, M is turned on,
Since Q□ is OFF, the output signal ○tJT becomes low level. In this case, since Ql, which is a current factor, is OFF, no base current flows.
反対に入力信号工、がローレベルの場合には、Ｍ工はＯ
ＦＦし、ＱｌはＯＮすることで出力信号ＯＵＴはハイレ
ベルになる。この場合においてＱｌをＯＮさせるための
ベース電流が必要であるが、ベースに流れ込んだ電流は
エミッタを介して出力される。On the other hand, when the input signal wire is at a low level, the M wire becomes O.
By turning on FF and turning on Ql, the output signal OUT becomes high level. In this case, a base current is required to turn on Ql, but the current flowing into the base is output via the emitter.
この様に入力信号■、がハイレベル、ローレベルいずれ
の場合においてもＧＮＤに流れ込む無駄な電流を必要と
せず、また従来大面積を必要としていたＰＭＯＳトラン
ジスタをバイポーラＮＰＮトランジスタに置き換えたこ
とで、効率の良い出力回路を小面積で実現できる。In this way, no wasted current flowing into GND is required whether the input signal is at high or low level, and by replacing the PMOS transistor, which conventionally required a large area, with a bipolar NPN transistor, efficiency is improved. A good output circuit can be realized in a small area.
第２図は本発明の第２の実施例を示す回路図であって、
第１図の出力端子に高い容量性の負荷２０１を接続した
もので、特に出力回路の面積を小さくすることができ、
高速動作をさせることができる。FIG. 2 is a circuit diagram showing a second embodiment of the present invention,
A highly capacitive load 201 is connected to the output terminal in Fig. 1, and the area of the output circuit can be particularly reduced.
Can operate at high speed.
第３図は本発明の第３の実施例を示す回路図であって、
ＲユはＱ工のコレクタと電源ＶＤＤの間に挿入された保
護抵抗であり、その他の符号は第１図のものと同じもの
である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention,
R is a protective resistor inserted between the collector of Q and the power supply VDD, and the other symbols are the same as those in FIG.
同図において、出力信号ＯＵＴがハイレベル時に、出力
端子がＧＮＤへ短絡した場合において、保護抵抗Ｒ□に
よりＱ、に流れ込む電流を制限し、Ｑ□の破損を防ぐこ
とができる。In the same figure, when the output terminal is short-circuited to GND when the output signal OUT is at a high level, the protection resistor R□ limits the current flowing into Q, thereby preventing damage to Q□.
第４図は本発明の第４の実施例を示す回路図であって、
Ｒ２はＱ工のベースとインバータエ、との間に挿入され
たベース電流制限用の抵抗であり、その他の符号は第３
図のものと同じものである。FIG. 4 is a circuit diagram showing a fourth embodiment of the present invention,
R2 is a base current limiting resistor inserted between the base of the Q component and the inverter, and the other symbols are the third
It is the same as the one shown in the figure.
同図において、抵抗Ｒ２の値を調整することにより、Ｑ
工の駆動能力をＭ□の駆動能力と一致させることができ
る。In the same figure, by adjusting the value of resistor R2, Q
The driving ability of the machine can be matched with the driving ability of M□.
第５図は本発明の第５の実施例を示す回路図であって、
Ｍ２． Ｍ、は共にインバータＩ□の内部構成を表すＭ
ＯＳ）−ランジスタであり、その他の符号は第１図のも
のと同じものである。FIG. 5 is a circuit diagram showing a fifth embodiment of the present invention,
M2. Both M and M represent the internal configuration of the inverter I□.
OS)--transistor, and other symbols are the same as those in FIG.
一般にＮＰＮトランジスタＱ工を用いた場合の出力回路
において、出力信号ＯＵＴのハイレベルはＱｌのベース
、エミッタの間の電圧降下により電源電圧ＶＤＤより低
くなる。Generally, in an output circuit using an NPN transistor Q, the high level of the output signal OUT is lower than the power supply voltage VDD due to the voltage drop between the base and emitter of Ql.
同図において、出力信号ＯＵＴのハイレベル電圧降下を
抑えるために、インバータ１１の電源電圧ＶＤＤＩをト
ランジスタＱ□に接続している電源電圧ＶＤＤより高い
電圧にし、出力信号ＯＵＴのハイレベル電圧降下をなく
したものである。In the figure, in order to suppress the high level voltage drop of the output signal OUT, the power supply voltage VDDI of the inverter 11 is set to a voltage higher than the power supply voltage VDD connected to the transistor Q□, thereby eliminating the high level voltage drop of the output signal OUT. This is what I did.
第６図は本発明の第６の実施例を示す回路図であって、
■□、工２．・・・工。はＣＭＯＳタイプのインバータ
、ＶＤＤ、ＶＤＤＩ、ＶＤＤ２．−ＶＤＤｎは各インバ
ータに供給する電源であり、各電圧の大きさはＶ Ｄ
Ｄ ｎ ＜ −＜ Ｖ Ｄ Ｄ ２ ＜ ＣＤ Ｄ １
＜ＶＤＤの関係にあるい
同図において、振幅の小さな信号工、をインバータ■。FIG. 6 is a circuit diagram showing a sixth embodiment of the present invention,
■□, Engineering 2. ...Eng. are CMOS type inverters, VDD, VDDI, VDD2. -VDDn is the power supply supplied to each inverter, and the magnitude of each voltage is V D
D n <-< V D D 2 < CD D 1
<In the same figure, the signal generator with small amplitude is connected to VDD and is inverter■.
・・・Ｉ２．Ｉ、により順次電圧シフトすることで、入
力信号 工、のデユーティはそのままで耐圧の高いバイ
ポーラＮＰＮ）−ランジスタにより振幅の大きな出力信
号ＯＵＴを得ることができる。...I2. By sequentially shifting the voltage by I, it is possible to obtain a large-amplitude output signal OUT using a bipolar NPN resistor with high breakdown voltage, while maintaining the duty of the input signal.
〔発明の効果〕
以上説明したように、本発明によれば、出力回路の最終
段をバイポーラＮＰＮ トランジスタとｎＭＯＳトラン
ジスタで構成したため、出力回路の面積が小さくなり、
更に高速動作も可能となって、上記従来技術の問題点を
除いて優れた機能の半導体装置を提供することができる
。[Effects of the Invention] As explained above, according to the present invention, since the final stage of the output circuit is composed of a bipolar NPN transistor and an nMOS transistor, the area of the output circuit is reduced.
Furthermore, high-speed operation is possible, and a semiconductor device with excellent functions can be provided without the problems of the prior art described above.
第１図は本発明による半導体装置の一実施例を示す回路
図、第２図は本発明の第２の実施例を示す回路図、第３
図は本発明の第３の実施例を示す回路図、第４図は本発
明の第４の実施例を示す回路図、第５図は本発明の第５
の実施例を示す回路図、第６図は本発明の第６の実施例
を示す回路図、第７図、第８図は従来例を示す回路図で
ある。
Ｑｌ・・・・・ＮＰＮトランジスタ、
Ｍ工・・・・・ｎＭＯＳトランジスタ、■、・・・・イ
ンバータ。
高１図
篤 ２ 図
篤
図
第
図
纂
図
第
閃FIG. 1 is a circuit diagram showing one embodiment of a semiconductor device according to the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention, and FIG.
The figure is a circuit diagram showing a third embodiment of the invention, FIG. 4 is a circuit diagram showing a fourth embodiment of the invention, and FIG. 5 is a circuit diagram showing a fifth embodiment of the invention.
FIG. 6 is a circuit diagram showing a sixth embodiment of the present invention, and FIGS. 7 and 8 are circuit diagrams showing conventional examples. Ql...NPN transistor, M...nMOS transistor, ■,...inverter. High school 1st drawing Atsushi 2nd drawing Atsushi 2nd drawing Atsushi 2nd drawing
Claims (1)
タを電源に接続したバイポーラＮＰＮトランジスタとの
直列回路を最終段に有する出力回路を備えることを特徴
とする半導体装置。 ２、請求項１において、前記出力回路のバイポーラＮＰ
Ｎトランジスタのコレクタを抵抗を介して電源に接続し
たことを特徴とする半導体装置。 ３、請求項１において、前記出力回路に入力する信号を
、電源電圧の異なる複数の前段インバータの直列回路を
介して印加することを特徴とする半導体装置。[Scope of Claims] 1. A semiconductor device comprising an output circuit having, in the final stage, a series circuit of an nMOS transistor whose source is grounded and a bipolar NPN transistor whose collector is connected to a power supply. 2. In claim 1, the output circuit is bipolar NP.
A semiconductor device characterized in that the collector of an N transistor is connected to a power source via a resistor. 3. The semiconductor device according to claim 1, wherein the signal input to the output circuit is applied through a series circuit of a plurality of front-stage inverters having different power supply voltages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084848A JPH02264519A (en) | 1989-04-05 | 1989-04-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084848A JPH02264519A (en) | 1989-04-05 | 1989-04-05 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264519A true JPH02264519A (en) | 1990-10-29 |
Family
ID=13842223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084848A Pending JPH02264519A (en) | 1989-04-05 | 1989-04-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264519A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318863A (en) * | 1993-02-26 | 1994-11-15 | Nec Corp | Bicmos logic circuit |
| JP2009118478A (en) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | Radiation hardened logic circuits |
| JP2011116055A (en) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | Driving circuit, driving device, and image forming apparatus |
-
1989
- 1989-04-05 JP JP1084848A patent/JPH02264519A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009118478A (en) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | Radiation hardened logic circuits |
| JP2011116055A (en) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | Driving circuit, driving device, and image forming apparatus |
| US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
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