JPH0226200U - - Google Patents

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JPH0226200U
JPH0226200U JP10123288U JP10123288U JPH0226200U JP H0226200 U JPH0226200 U JP H0226200U JP 10123288 U JP10123288 U JP 10123288U JP 10123288 U JP10123288 U JP 10123288U JP H0226200 U JPH0226200 U JP H0226200U
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JP
Japan
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circuit
output
input
signal input
sampling timing
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JP10123288U
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  • Measurement Of Current Or Voltage (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例の回路図、第2図は
従来のサンプル型ピークホールド回路の一例の回
路図である。 1……比較器、2……遅延回路、3……サンプ
リングタイミング回路、4……スイツチング回路
、5……ピークホールド回路、6……発振回路、
11〜15……論理ゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. パルス信号入力及び連続信号入力を判断する比
    較器と、この比較器の出力を遅延させる遅延回路
    と、比較器と遅延回路の出力により動作されて前
    記パルス信号入力に同期したサンプリングタイミ
    ング信号を出力するサンプリングタイミング回路
    と、前記パルス信号入力又は連続信号入力を断接
    させるスイツチング回路と、このスイツチング回
    路に接続されてピーク値をホールドするピークホ
    ールド回路とを備え、前記スイツチング回路には
    前記サンプリングタイミング回路の出力と遅延回
    路の出力とを論理ゲートを介して入力させ、パル
    ス信号入力時にはサンプリングタイミング回路の
    出力で、連続信号入力時には遅延回路の出力で夫
    々スイツチング動作させるように構成したことを
    特徴とするサンプル型ピークホールド回路。
JP10123288U 1988-07-30 1988-07-30 Pending JPH0226200U (ja)

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JP10123288U JPH0226200U (ja) 1988-07-30 1988-07-30

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JP10123288U JPH0226200U (ja) 1988-07-30 1988-07-30

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JPH0226200U true JPH0226200U (ja) 1990-02-21

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ID=31330040

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JP10123288U Pending JPH0226200U (ja) 1988-07-30 1988-07-30

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