JPH02253232A - Driving circuit for matrix display panel - Google Patents
Driving circuit for matrix display panelInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はマトリクス形表示パネルの駆動回路に関し、
特にアドレス線を駆動するための回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a drive circuit for a matrix type display panel.
In particular, it relates to a circuit for driving address lines.
（従来の技術）
近年、ブラウン管に代ってマトリクス形表示パネルが盛
んに利用されている。マトリクス形表示パネルには、液
晶を用いたもの、ガス放電を用いたもの、エレクトロル
ミネッセンスを用いたもの等がある。中でも、低電圧駆
動が可能で低消費電力、カラー化が容易等の点から液晶
を用いたマトリクス形表示パネルが広く利用されるよう
になっている。(Prior Art) In recent years, matrix display panels have been widely used in place of cathode ray tubes. Matrix display panels include those using liquid crystal, those using gas discharge, and those using electroluminescence. Among these, matrix type display panels using liquid crystals have become widely used because they can be driven at low voltage, have low power consumption, and can easily be colored.
一般に、マトリクス形表示パネルでは、表示信号が供給
される複数の信号線と、アドレス信号が供給される複数
のアドレス線とを備えている。従って、これらのマトリ
クス形表示パネルを用いた表示装置では、多数の出力端
子を有する信号線駆動回路およびアドレス線駆動回路が
不可欠である。Generally, a matrix display panel includes a plurality of signal lines to which display signals are supplied and a plurality of address lines to which address signals are supplied. Therefore, in a display device using these matrix type display panels, a signal line drive circuit and an address line drive circuit having a large number of output terminals are essential.
第４図は、従来のアドレス線駆動回路を説明するための
表示装置の構成図で、特公昭５８−４５０３４号公報に
記載されたものである。同図において、４は各画素毎に
ＭＯＳトランジスタを配置したアクティブマトリクス形
表示パネルである。FIG. 4 is a block diagram of a display device for explaining a conventional address line drive circuit, which is described in Japanese Patent Publication No. 58-45034. In the figure, reference numeral 4 denotes an active matrix display panel in which a MOS transistor is arranged for each pixel.
ＣＩ、Ｃ２・・・・・・（、＋は表示パネルの信号線、
Ｒ１゜Ｒ２・・・・・・Ｒｎは表示パネルのアドレス線
である。CI, C2... (, + is the signal line of the display panel,
R1°R2...Rn are address lines of the display panel.
信号線ＣＩ、Ｃ２・・・・・・Ｃｍには信号線駆動回路
５が接続されている。奇数行アドレス線Ｒ１，Ｒ３・・
・・・・Ｒｎ−１にはアドレス線駆動回路６Ｌが、また
偶数行アドレス線Ｒ２，Ｒ４・・・・・・Ｒｎにはアド
レス線駆動回路６Ｒが接続されている。アドレス線駆動
回路６Ｌ、６Ｒは同一回路構成をなし、集積回路素子化
されている。このアドレス線駆動回路６Ｌ、６Ｒは、シ
フトレジスタ６１Ｌ、６１Ｒおよび２人力ＮＡＮＤ回路
群６４Ｌ、６４Ｒを有する。６２Ｌ、６２Ｒはスタート
パルス入力端子、６３Ｌ、６３Ｒはクロックパルス入力
端子、６５Ｌ、６５Ｒは制御入力端子で゛ある。A signal line drive circuit 5 is connected to the signal lines CI, C2, . . ., Cm. Odd row address lines R1, R3...
An address line drive circuit 6L is connected to Rn-1, and an address line drive circuit 6R is connected to even-numbered address lines R2, R4, . . . Rn. The address line drive circuits 6L and 6R have the same circuit configuration and are integrated circuit elements. The address line drive circuits 6L, 6R have shift registers 61L, 61R and two-manufactured NAND circuit groups 64L, 64R. 62L and 62R are start pulse input terminals, 63L and 63R are clock pulse input terminals, and 65L and 65R are control input terminals.
第４図のアドレス線駆動回路６Ｌ、６Ｒの特徴は、２人
力ＮＡＮＤ回路群６４Ｌ、６４Ｒを設けることにより、
奇数行のアドレス線と偶数行のアドレス線が左右に別々
に引き出された表示パネルに対し、シフトレジスタ６１
Ｌ、６１Ｒの段数の無駄を省くことができることである
。そして、スタートパルス入力端子６２Ｌ、６２Ｒ，ク
ロックパルス入力端子６３Ｌ、６３Ｒへ供給するパルス
信号の変更により、表示パネル４のｎ本のアドレス線を
ノン・インタレース走査駆動することに加え、インクレ
ース走査駆動することができる。また、全てのアドレス
線が一辺に引き出された表示パネルに適用してノン・イ
ンタレース走査駆動することもできる。The address line drive circuits 6L and 6R shown in FIG. 4 are characterized by the provision of two human-powered NAND circuit groups 64L and 64R.
For a display panel in which address lines of odd-numbered rows and address lines of even-numbered rows are drawn out separately on the left and right, the shift register 61
This makes it possible to eliminate unnecessary numbers of stages L and 61R. By changing the pulse signals supplied to the start pulse input terminals 62L, 62R and the clock pulse input terminals 63L, 63R, in addition to driving the n address lines of the display panel 4 in non-interlaced scanning, inclace scanning is also possible. Can be driven. It is also possible to apply the present invention to a display panel in which all address lines are drawn out on one side for non-interlaced scanning driving.
（発明が解決しようとする課題） しかしながら、上述のアドレス線駆動回路６Ｌ。(Problem to be solved by the invention) However, the address line drive circuit 6L described above.
６Ｒは、全てのアドレス線が一辺に引き出された表示パ
ネルのインクレース駆動には使用不可能である。このた
め、全てのアドレス線が一辺に引き出された表示パネル
でインクレース走査駆動するには、それ専用に設計され
た駆動用集積回路素子が必要となる。6R cannot be used for ink-lace driving of a display panel in which all address lines are drawn out on one side. For this reason, in order to perform increment scan driving on a display panel in which all address lines are drawn out on one side, a driving integrated circuit element designed exclusively for this is required.
以上のように、従来のアドレス線駆動回路では表示パネ
ルのアドレス線引き出し方法および走査駆動方式により
、専用の駆動用集積回路素子を必要とする場合がある。As described above, the conventional address line driving circuit may require a dedicated driving integrated circuit element depending on the address line drawing method and scan driving method of the display panel.
特に、全てのアドレス線が一辺に引き出された表示パネ
ルを用いた場合には、ユーザの走査駆動方式の仕様に従
って２種類の駆動用集積回路素子を使用せざるを得ない
。表示装置の製造業者にとって、ノン・インタレース走
査駆動とインクレース走査駆動の両方の表示装置を作成
する場合には、両者の集積回路素子が混在するという不
都合も生じ易い。In particular, when a display panel in which all address lines are drawn out on one side is used, two types of driving integrated circuit elements must be used according to the specifications of the user's scan driving system. For display device manufacturers, when producing display devices for both non-interlaced scan drive and inclace scan drive, there is an inconvenience that integrated circuit elements of both types are likely to coexist.
この発明は、このような課題を解決するもので、表示パ
ネルのアドレス線引き出し方法および走査駆動方式にか
かわらず、すべてに対応できるマトリクス形表示パネル
の駆動用集積回路素子を提供することを目的とする。The present invention has been made to solve these problems, and aims to provide an integrated circuit element for driving a matrix type display panel that can be used regardless of the display panel's address line drawing method or scanning drive method. do.
［発明の構成］
（課題を解決するための手段）
本発明では、各々複数のアドレス線および信号線により
駆動されるマトリクス形表示パネルの駆動回路において
、アドレス線を駆動するための回路がシフトレジスタと
、このシフトレジスタの各段出力に入力端子の一方が各
々接続された第１および第２の論理積または論理和回路
群を具備するとともに、入力端子の他方につき第１およ
び第２の論理積または論理和回路群毎に共通接続して第
１および第２の制御入力端子が少なくとも設けられたこ
とを特徴とするマトリクス形表示パネルの駆動回路であ
る。[Structure of the Invention] (Means for Solving the Problem) In the present invention, in a drive circuit for a matrix type display panel each driven by a plurality of address lines and signal lines, the circuit for driving the address lines is a shift register. and first and second AND or OR circuit groups each having one of its input terminals connected to the output of each stage of the shift register; Alternatively, the driving circuit for a matrix type display panel is characterized in that at least first and second control input terminals are commonly connected for each group of OR circuits.
（作 用）
アドレス線駆動回路を上述のように構成することにより
、特公昭５８−４５０３４号公報記載のアドレス線駆動
回路と同様に、アドレス線を奇数行と偶数行に別けて２
辺に引き出された表示パネルにも適用してインクレース
走査駆動およびノンΦインタレース走査駆動を行なうこ
とができる。(Function) By configuring the address line drive circuit as described above, the address line can be divided into odd rows and even rows, similar to the address line drive circuit described in Japanese Patent Publication No. 58-45034.
It can also be applied to a display panel pulled out to the side to perform ink-lace scanning drive and non-Φ interlace scanning drive.
更に、アドレス線が全て一辺に引き出された表示パネル
に対してもノン・インクレース走査駆動のみならずイン
タレース走査駆動を行なうことができる。Furthermore, not only non-inclace scanning driving but also interlace scanning driving can be performed on a display panel in which all address lines are drawn out on one side.
このため、表示パネルのアドレス線引き出し方法および
走査駆動方式にかかわらず、１種の駆動回路ですべてに
対応できるマトリクス形表示バネルの駆動用集積回路が
実現できる。Therefore, it is possible to realize an integrated circuit for driving a matrix-type display panel that can be used for all types of driving circuits regardless of the method of drawing out address lines and the scanning driving method of the display panel.
（実施例）
第１図は本発明に係る駆動回路の実施例を説明するため
の構成図で、全てのアドレス線が１辺に引き出された表
示パネルの駆動に適用した場合を示す。(Embodiment) FIG. 1 is a block diagram for explaining an embodiment of a drive circuit according to the present invention, and shows a case where it is applied to drive a display panel in which all address lines are drawn out on one side.
図において、１はアクティブマトリクス形液晶表示パネ
ルを示し、Ｃ１，Ｃ２・・・・・・Ｃｍは表示パネルの
信号線、Ｒ１、ｒｃ２・・・・・・Ｒｎはアドレス線を
示す。この表示パネル１では、アドレス線Ｒ１゜Ｒ２・
・・・・・Ｒｎが表示パネルの一辺に引き出されている
。なお、表示パネル１は、周知のアクティブマトリクス
形液晶表示パネルと同様の構成であり詳細な説明は省略
するが、基本的な構成としては、一方の基板に信号線Ｃ
Ｉ、Ｃ２・・・・・・ＣＩとアドレス線Ｒ１，Ｒ２・・
・・・・Ｒｎが交差するように形成され、その交差部に
薄膜トランジスタを介して画素電極が配置され、また他
方の基板には共通電極が形成され、両基板間に液晶組成
物を挟持してなる。In the figure, 1 indicates an active matrix liquid crystal display panel, C1, C2...Cm indicate signal lines of the display panel, and R1, rc2...Rn indicate address lines. In this display panel 1, address lines R1°R2・
...Rn is drawn out to one side of the display panel. Note that the display panel 1 has the same configuration as a well-known active matrix type liquid crystal display panel, and a detailed explanation will be omitted, but the basic configuration is that a signal line C is provided on one substrate.
I, C2...CI and address lines R1, R2...
...Rn are formed to intersect, a pixel electrode is arranged at the intersection via a thin film transistor, a common electrode is formed on the other substrate, and a liquid crystal composition is sandwiched between both substrates. Become.
表示パネル１の信号線Ｃ１，Ｃ２・・・・・・Ｃｔｉに
は信号線駆動回路２が、またアドレス線Ｒ１，Ｒ２・・
・・・・Ｒｎにはアドレス線駆動回路３が接続されてい
る。The signal line drive circuit 2 is connected to the signal lines C1, C2...Cti of the display panel 1, and the address lines R1, R2...
. . . The address line drive circuit 3 is connected to Rn.
アドレス線駆動回路３は、シフトレジスタおよびゲート
群ををしている。即ち、シフトレジスタ３１、第１の論
理積（ＡＮＤ）回路群３４、第２の論理積（ＡＮＤ）回
路群３５を有する。尚、３２はスタートパルス入力端子
、３３はクロックパルス入力端子、Ｑｌ 、Ｑ２・・・
・・・Ｑｋはシフトレジスタ３１の格段の出力端子、ま
た３６．３７は第１の論理積（ＡＮＤ）回路群３４、第
２の論理積（ＡＮＤ）回路群３５の制御入力端子である
。The address line drive circuit 3 includes a shift register and a gate group. That is, it has a shift register 31, a first logical product (AND) circuit group 34, and a second logical product (AND) circuit group 35. In addition, 32 is a start pulse input terminal, 33 is a clock pulse input terminal, Ql, Q2...
. . . Qk is a special output terminal of the shift register 31, and 36.37 is a control input terminal of the first AND circuit group 34 and the second AND circuit group 35.
第２図は、第１図のアドレス線駆動回路３の動作を説明
するための波形図で、表示パネル１のアドレス線Ｒ１，
Ｒ２・・・・・・Ｒｎをインクレース走査駆動する場合
を示している。FIG. 2 is a waveform diagram for explaining the operation of the address line drive circuit 3 of FIG.
This shows a case where R2...Rn are driven in an increment scan manner.
即ち、シフトレジスタ３１は、端子３２に入力されるス
タートパルスａを、端子３３に入力されるクロックパル
スｂで順次シフトさせ、その出力端子Ｑ１．Ｑ２・・・
・・・Ｑｋにｑｌ、ｑ２・・・・・・ｑｋのパルスを発
生せしめる。これらのパルスはシフトレジスタ３１の各
段の出力に多対窓して設けられた第１の論理積回路群３
４および第２の論理積回路群３５の各回路の一方の入力
端子に各々供給される。第１の論理積回路群３４の各回
路の他方の入力端子には端子３６より制御パルスＣが供
給され、第２の論理積回路群３５の各回路の他方の入力
端子には端子３７より制御パルスｄが供給される。That is, the shift register 31 sequentially shifts the start pulse a input to the terminal 32 using the clock pulse b input to the terminal 33, and outputs the output terminal Q1. Q2...
. . . Generates pulses of ql, q2, . . . qk on Qk. These pulses are applied to the output of each stage of the shift register 31 by a first AND circuit group 3 provided in a multi-pair window.
4 and the second AND circuit group 35, respectively. The control pulse C is supplied from the terminal 36 to the other input terminal of each circuit of the first AND circuit group 34, and the control pulse C is supplied from the terminal 37 to the other input terminal of each circuit of the second AND circuit group 35. A pulse d is provided.
即ち、奇数フィールドＴｒｏの走査時には、端子３６に
入力される制御パルスＣにより第１の論理積回路群３４
が選択、端子３７に入力される制御パルスｄにより第２
の論理積回路群３５が非選択となり、表示パネル４の奇
数行のアドレス線Ｒ１゜Ｒ３・・・・・・Ｒｎ−１には
、第１の論理積回路群３４よりｒｌ、ｒ３・・・・・・
ｒ ｎ−１に示す駆動パルスが供給されて、奇数フィー
ルドＴｒｏの走査が行われる。That is, when scanning the odd field Tro, the first AND circuit group 34 is controlled by the control pulse C input to the terminal 36.
is selected, and the control pulse d input to the terminal 37 causes the second
The AND circuit group 35 becomes unselected, and the address lines R1, R3, . . . ...
A drive pulse indicated by r n-1 is supplied to scan the odd field Tro.
続いて、偶数フィールドＴｆ’ｅの走査時には、端子３
６に入力される制御パルスＣにより第１の論理積回路群
３４が非選択、端子３７に入力される制御パルスｄによ
り第２の論理積回路群３５が選択となり、表示パネル１
の偶数行のアドレス線Ｒ２゜Ｒ４・・・・・・Ｒｎには
、第２の論理積回路群３５よりｒ２．ｒ４・・・・・・
「ｎに示す駆動パルスが供給されて、偶数フィτルドＴ
ｒｅの走査が行われる。この様にして、全てのアドレス
線が走査され、２：１インタレ一ス駆動方式によるフレ
ームＴｆ走査が達成される。尚、第１．第２の論理積回
路群３４゜３５に与えられる制御パルスｃ、ｄの代わり
に、ｅおよびｆに示す制御パルスを用いてもよい。Subsequently, when scanning even field Tf'e, terminal 3
The first AND circuit group 34 is not selected by the control pulse C input to the terminal 6, and the second AND circuit group 35 is selected by the control pulse d input to the terminal 37, and the display panel 1
The address lines R2, R4, . . . r4...
``A driving pulse shown in n is supplied, and an even field τ field T
A scan of re is performed. In this way, all the address lines are scanned, and frame Tf scanning by the 2:1 interlaced driving method is achieved. In addition, 1st. Instead of the control pulses c and d applied to the second AND circuit group 34 and 35, the control pulses shown in e and f may be used.
次に、表示パネルをノン・インクレース走査駆動する場
合を、第３図に示す波形図を参照して説明する。Next, the case where the display panel is driven in non-increment scanning will be explained with reference to the waveform diagram shown in FIG.
即ち、ａおよびｂは、シフトレジスタ３１の端子３２．
３３に供給されるスタートパルスおよびクロックパルス
である。ｑｌ、ｑ２・・・・・・Ｑｋは、この時シフト
レジスタ３１の各段の出力端子Ｑｌ。That is, a and b are terminals 32 .
A start pulse and a clock pulse are supplied to 33. ql, q2...Qk are the output terminals Ql of each stage of the shift register 31 at this time.
Ｑ２・・・・・・Ｑｋに得られるパルス信号である。Ｃ
およびｄは第１．第２の論理積回路群３４．３５の端子
３６および３７に供給される制御パルスである。シフト
レジスタ３１の各投出カバスルｑｌ。Q2... is a pulse signal obtained at Qk. C
and d is the first. These are control pulses supplied to terminals 36 and 37 of the second AND circuit group 34,35. Each throw-out capsule ql of the shift register 31.
ｑ２・・・・・・ｑｋのオン期間に、制御パルスｃ、ｄ
により第１．第２の論理積回路群３４．３５が交互に選
択、非選択となり、表示パネル１のアドレス１１Ｒ１、
Ｒ２・・・・・・Ｒｎには第１．第２の論理積回路群３
４．３５より、ｒｌ、ｒ２・・・・・・ｒｎに示す駆動
パルスが順次供給され、ノン・インタレース走査駆動に
よるフレームＴｆ走査が行われる。q2... During the on period of qk, control pulses c, d
According to the 1st. The second AND circuit groups 34 and 35 are alternately selected and unselected, and the address 11R1 of the display panel 1,
R2...Rn has the first. Second AND circuit group 3
From 4.35, drive pulses rl, r2 . . . rn are sequentially supplied, and frame Tf scanning is performed by non-interlaced scanning drive.
尚、第３図に示した制御パルスＣおよびｄの代わりに、
クロックパルスｂおよびこれと逆相のパルスを用いても
良い。Note that instead of the control pulses C and d shown in FIG.
Clock pulse b and a pulse having the opposite phase may also be used.
以上のように、本発明のアドレス線駆動回路によれば、
アドレス線が一辺に引き出された表示パネルに対してイ
ンクレース走査駆動、ノン・インクレース走査駆動のい
ずれにも適用させることができる。As described above, according to the address line drive circuit of the present invention,
The present invention can be applied to both increment scan driving and non-increase scanning driving for a display panel in which address lines are drawn out on one side.
また本発明のアドレス線駆動回路は、第４図に示すよう
に、奇数行と偶数行のアドレス線が左右２辺に引き出さ
れた表示パネルに対しても用いることができる。即ち、
全てのアドレス線が一辺に引き出された表示パネルのア
ドレス線を順次選択してノン・インクレース走査駆動で
きることから明らかなように、端子３２．３３．３６お
よび３７に入力するパルス信号の選択により、奇数行と
偶数行のアドレス線が左右２辺に引き出された表示パネ
ルに対してもインタレース走査駆動、ノン・インクレー
ス走査駆動を容易に行なうことができる。Further, the address line drive circuit of the present invention can also be used for a display panel in which address lines of odd-numbered rows and even-numbered rows are drawn out on the left and right sides, as shown in FIG. That is,
As is clear from the fact that the address lines of a display panel in which all the address lines are drawn out on one side can be sequentially selected for non-increase scanning driving, by selecting the pulse signals input to the terminals 32, 33, 36 and 37, Interlaced scanning driving and non-inclacing scanning driving can be easily performed on a display panel in which address lines of odd-numbered rows and even-numbered rows are drawn out on the left and right sides.
本実施例ではシフトレジスタと論理積回路群で構成され
るものについて説明したが、論理の反転により、論理積
回路群の代わりに論理和回路群を用いて構成することも
できる。また本実施例では論理積（ＡＮＤゲート）回路
の出力で直接アドレス線を駆動する如くに図示したが、
ＮＡＮＤゲートとインバーテイング・バッファの組み合
わせでも良いし、レベル変換回路やスイッチ回路を付加
することもできる。Although this embodiment has been described as being composed of a shift register and a group of AND circuits, it is also possible to use a group of OR circuits instead of a group of AND circuits by inverting the logic. Also, in this embodiment, the output of the AND gate circuit is shown to directly drive the address line, but
A combination of a NAND gate and an inverting buffer may be used, or a level conversion circuit or a switch circuit may be added.
［発明の効果］
本発明によれば、表示パネルのアドレス線引き出し方法
およびインクレース、ノン・インクレース走査方式にか
かわらず、すべてに対応できるマトリクス形表示パネル
の駆動用集積回路を提供することができる。[Effects of the Invention] According to the present invention, it is possible to provide an integrated circuit for driving a matrix type display panel that can be used regardless of the address line drawing method of the display panel and the increment scan or non-increase scanning method. can.
これにより、１種類の駆動用集積回路素子で全てに対応
でき、駆動用集積回路素子の量産効果も高まり、安価に
マトリクス形表示装置を提供することが可能になる。更
には、ノン・インタレース走査駆動とインクレース走査
駆動の両方の表示装置を作成する場合でも、駆動用集積
回路素子が混在して誤使用による不良の発生という問題
も解消される。As a result, one type of driving integrated circuit element can be used for all types of driving integrated circuit elements, the effect of mass production of driving integrated circuit elements is increased, and it becomes possible to provide a matrix type display device at low cost. Furthermore, even when producing a display device for both non-interlaced scanning drive and inklace scanning drive, the problem of generation of defects due to misuse of driving integrated circuit elements due to mixing of driving integrated circuit elements can be solved.
第１図は本発明の実施例の駆動回路を説明するための構
成図、第２図は第１図の駆動回路をインクレース走査駆
動させる場合の波形図、第３図は第１図の駆動回路をノ
ン・インタレース走査駆動させる場合の波形図、第４図
は、従来の駆動回路を説明するための構成図である。
代理人 弁理士 則 近 憲 右
同 竹 花 喜久男
ｒ３
「４
「ｎ
＄２FIG. 1 is a configuration diagram for explaining a drive circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram when the drive circuit shown in FIG. FIG. 4, a waveform diagram when the circuit is driven in non-interlaced scanning, is a configuration diagram for explaining a conventional drive circuit. Agent Patent Attorney Ken Nori Chika Kikuo Takehana r3 ``4 ``n $2
Claims (1)
トリクス形表示パネルの駆動回路において、前記アドレ
ス線を駆動するための回路がシフトレジスタと、このシ
フトレジスタの各段出力に入力端子の一方が各々接続さ
れた第１および第２の論理積または論理和回路群を具備
するとともに、前記入力端子の他方につき前記第１およ
び第２の論理積または論理和回路群毎に共通接続して第
１および第２の制御入力端子が少なくとも設けられたこ
とを特徴とするマトリクス形表示パネルの駆動回路。In a drive circuit for a matrix type display panel each driven by a plurality of address lines and signal lines, the circuit for driving the address lines is connected to a shift register, and one of the input terminals is connected to the output of each stage of the shift register. the first and second logical product or logical sum circuit groups, and the first and second logical product or logical sum circuit groups are commonly connected to each other of the input terminals. 1. A drive circuit for a matrix display panel, comprising at least two control input terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073912A JPH02253232A (en) | 1989-03-28 | 1989-03-28 | Driving circuit for matrix display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073912A JPH02253232A (en) | 1989-03-28 | 1989-03-28 | Driving circuit for matrix display panel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253232A true JPH02253232A (en) | 1990-10-12 |
Family
ID=13531861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073912A Pending JPH02253232A (en) | 1989-03-28 | 1989-03-28 | Driving circuit for matrix display panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253232A (en) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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