JPH0225133A - Packet control system - Google Patents
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- JPH0225133A JPH0225133A JP63174765A JP17476588A JPH0225133A JP H0225133 A JPH0225133 A JP H0225133A JP 63174765 A JP63174765 A JP 63174765A JP 17476588 A JP17476588 A JP 17476588A JP H0225133 A JPH0225133 A JP H0225133A
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Abstract
Description
【発明の詳細な説明】
〔１既 要〕
音声、動画像、データ等の情報をパケ・ノドで高速通信
する通信方式において使用されるバケット制御方式に関
し、
パケットが集中的又は定期的に発生する輻輳状態をソフ
トウェアを介入せずに高速に輻輳処理を行い、かつノー
ド間での複雑な輻輳制御が不要なパケット制御方式を提
供することを目的とし、伝送路からのパケットデータを
受信して記憶する第１の記憶手段と、所定の伝送路に出
力するパケットデータが輻輳していない時は第１の記憶
手段に記憶したパケットデータを読み出して入力し、パ
ケットデータが輻輳時には第３の記憶手段に記憶したパ
ケットデータを読み出して入力し、パケットデータに含
まれる、転送する相手先を示すデータに対応する第２の
記憶手段に向けて出力するパケットスイッチと、パケッ
トスイッチの出力を入力して記憶する複数個の第２の記
憶手段と、複数個の第２の記憶手段の出力にそれぞれ接
続され、出力のパケットデータが輻輳していない時には
伝送路の側に、又輻輳時には輻輳指示手段からの信号に
よりフィードバックルートの側に切り替えを行う複数個
のゲートと、複数個のゲートの一方の出力に接続され、
第２の記憶手段からの信号によりパケットデータの輻輳
時にゲートをフィードバックルートに切り替えるための
制御信号を出力する輻輳指示手段と、輻輳指示手段に接
続され、出力のパケットデータの輻輳時にパケットスイ
ッチに第１の記憶手段からの入力を阻止する制御信号を
出力し、ゲート及び輻輳指示手段を介して第２の記憶手
段に記憶したパケットデータを読み出して記憶する第３
の記憶手段とで構成する。[Detailed Description of the Invention] [1] Regarding the bucket control method used in a communication method for high-speed communication of information such as audio, moving images, data, etc., packets are generated intensively or periodically. The aim is to provide a packet control method that processes congestion at high speed without software intervention and does not require complicated congestion control between nodes. When the packet data to be output to a predetermined transmission path is not congested, the packet data stored in the first storage means is read and inputted, and when the packet data is congested, the third storage means is used. a packet switch that reads and inputs the packet data stored in the packet data and outputs it to a second storage means corresponding to data indicating the destination to be transferred included in the packet data; and inputs and stores the output of the packet switch. A plurality of second storage means are connected to the outputs of the plurality of second storage means, respectively, and the output packet data is connected to the transmission path side when there is no congestion, and when there is congestion, the output packet data is transmitted from the congestion indication means. Connected to multiple gates that switch to the feedback route side depending on the signal, and one output of the multiple gates,
congestion indicating means for outputting a control signal for switching the gate to the feedback route when there is congestion of packet data based on a signal from the second storage means; A third device outputs a control signal for blocking input from the first storage device, and reads and stores the packet data stored in the second storage device via the gate and the congestion instruction device.
storage means.
本発明は、音声、動画像、データ等の情報をパケットで
高速通信する通信方式において使用されるパケット制御
方式の改良に関するものである。The present invention relates to an improvement in a packet control method used in a communication method for high-speed communication of information such as audio, moving images, data, etc. in packets.
この際、パケットが集中的又は定期的に発生する輻輳状
態をソフトウェアを介入せずに高速に輻輳処理を行い、
かつノード間での複雑な輻輳制御が不要なパケット制御
方式が要望されている。At this time, the congestion state where packets occur intensively or periodically can be processed at high speed without software intervention.
There is also a need for a packet control method that does not require complicated congestion control between nodes.
第３図は一例のパケットネットワークを示す図である。 FIG. 3 is a diagram showing an example of a packet network.
第４図は一例のパケットのフォーマットを示す図である
。FIG. 4 is a diagram showing an example packet format.
第５図は従来例の回路構成ブロック図である。FIG. 5 is a block diagram of a circuit configuration of a conventional example.
第３図に示すように音声、動画像、データ等の情報を第
４図に示すようなパケットにして例えばパケットスイッ
チＡ及びＢから送出し、パケットスイッチＣにおいてパ
ケットフォーマットの相手先アドレスをプロセッサ（以
下ＣＰｕ と称する）により解読して、相手先アドレス
が収容されている方向へ出力する。上記の交換作業を相
手アドレスの収容されているパケットスイッチ局まで行
い、送信側と受信側の間でパケット通信を行う。As shown in FIG. 3, information such as audio, moving images, data, etc. is made into packets as shown in FIG. (hereinafter referred to as CPU), and outputs it in the direction in which the destination address is accommodated. The above exchange operation is performed up to the packet switch station where the other party's address is accommodated, and packet communication is performed between the sending side and the receiving side.
今、パケットスイッチＣにおいて幅較が発生した場合、
輻輳が発生したパケットスイッチＣを含むパケット交換
ノードから輻輳制御用パケットを送出し、隣接のパケッ
ト交換ノード（例えば第３図のパケットスイッチＡ又は
Ｂを含むパケット交換ノード）においてその制御パケッ
トを検出する。Now, if width comparison occurs in packet switch C,
A congestion control packet is sent from a packet switching node including packet switch C where congestion has occurred, and the control packet is detected at an adjacent packet switching node (for example, a packet switching node including packet switch A or B in FIG. 3). .
そして第５図に示すＣＰＵ ２のソフトウェア制御ｎに
より、入力規制、トラヒック量の分散（他のノードへの
迂回等の制御）により輻輳を解決していた。Congestion was solved by input regulation and traffic distribution (control of detours to other nodes, etc.) by software control n of the CPU 2 shown in FIG.
しかしながら上述のパケット制御方式においては、ＣＰ
Ｕのソフトウェアで制御するため、パケットの高速化へ
の適用、又ノード内及びノード間での通信制御が複雑で
ある等の問題点があった。However, in the above packet control method, the CP
Because it is controlled by U software, there are problems such as application to high-speed packets and communication control within and between nodes is complicated.
したがって本発明の目的は、パケットが集中的又は定期
的に発生する輻輳状態をソフトウェアを介入せずに高速
に輻輳処理を行い、かつノード間での複雑な輻輳制御が
不要なパケット制御方式を提供することにある。Therefore, an object of the present invention is to provide a packet control method that can quickly handle congestion situations where packets occur intensively or periodically without software intervention, and that does not require complicated congestion control between nodes. It's about doing.
上記問題点は第１図に示す回路構成によって解決される
。The above problem is solved by the circuit configuration shown in FIG.
即ち第１図において、３００は伝送路からのバケットデ
ータを受信して記憶する第１の記憶手段である。That is, in FIG. 1, 300 is a first storage means that receives and stores bucket data from a transmission path.
１００は所定の伝送路に出力するパケットデータが輻輳
していない時は第１の記憶手段に記憶したパケットデー
タを読み出して入力し、パケットデータが輻輳時には第
３の記憶手段７００に記憶したパケットデータを読み出
して入力し、パケットデータに含まれる、転送する相手
先を示すデータに対応する第２の記憶手段４００−１〜
４００−ｎに向けて出力するパケットスイッチである。100 reads out and inputs the packet data stored in the first storage means when the packet data to be output to a predetermined transmission path is not congested, and inputs the packet data stored in the third storage means 700 when the packet data is congested. is read out and inputted, and the second storage means 400-1 to 400-1 correspond to the data included in the packet data indicating the destination to be transferred.
This is a packet switch that outputs to 400-n.
４００−１〜４００−ｎはパケットスイッチの出力を入
力して記憶する複数個の第２の記憶手段である。400-1 to 400-n are a plurality of second storage means for inputting and storing the outputs of the packet switches.
５００−１〜５００−ｎは複数個の第２の記憶手段の出
力にそれぞれ接続され、出力のパケットデータが輻輳し
ていない時には伝送路の側に、又輻輳時には輻輳指示手
段６００からの信号によりフィードバックルートの側に
切り替えを行う複数個のゲートである。500-1 to 500-n are respectively connected to the outputs of the plurality of second storage means, and when the output packet data is not congested, it is connected to the transmission path side, and when it is congested, it is connected to the output from the congestion instruction means 600. These are multiple gates that switch to the feedback route side.
６００は複数個のゲートの一方の出力に接続され、第２
の記憶手段からの信号によりパケットデータの輻輳時に
ゲートをフィードバックルートに切り替えるための制御
信号を出力する輻輳指示手段である。600 is connected to one output of the plurality of gates, and the second
The congestion instructing means outputs a control signal for switching the gate to the feedback route when packet data is congested by a signal from the storage means.
７００は輻輳指示手段に接続され、出力のパケットデー
タの輻輳時にパケットスイッチに第１の記憶手段からの
入力を阻止する制御信号を出力し、該ゲート及び輻輳指
示手段を介して第２の記憶手段に記憶したパケットデー
タを読み出して記憶する第３の記憶手段である。700 is connected to the congestion indicating means, and outputs a control signal to the packet switch to block input from the first storage means when output packet data is congested, and outputs a control signal to the packet switch to block input from the first storage means through the gate and the congestion instruction means. This is a third storage means for reading and storing packet data stored in the storage device.
第１図において、輻輳指示手段６００において第２の記
憶手段からの信号によりパケットデータの輻輳時に該当
するゲートをフィードバックルートの側に切り替えるた
めの制御信号を出力して、該当するゲートをフィードバ
ックルートの側に切り替える。In FIG. 1, the congestion instructing means 600 outputs a control signal for switching the corresponding gate to the feedback route side when packet data is congested according to the signal from the second storage means, and the corresponding gate is switched to the feedback route side. Switch to the side.
第３の記憶手段７００において、出力のパケットデータ
の輻輳時にパケットスイッチに第１の記憶手段からの入
力を阻止する制御信号を出力し、該当するゲート及び輻
輳指示手段を介して第２の記憶手段に記憶したパケット
データを読み出して記憶する。In the third storage means 700, when the output packet data is congested, a control signal is outputted to the packet switch to block input from the first storage means, and the control signal is sent to the second storage means via the corresponding gate and congestion instruction means. Read and store the packet data stored in the .
そしてパケットスイッチ１００において、パケットデー
タが輻輳時には第３の記憶手段７００に記憶したパケッ
トデータを一定の時間をおいて読み出して入力し、パケ
ットデータに含まれる、転送する相手先を示すデータに
対応する第２の記憶手段４００−１〜４００−ｎに向け
て再度出力する。In the packet switch 100, when the packet data is congested, the packet data stored in the third storage means 700 is read out and inputted after a certain period of time, and the data corresponding to the data included in the packet data indicating the destination to be transferred is inputted. The data is output again to the second storage means 400-1 to 400-n.
この結果、パケットが集中的又は定期的に発生する輻輳
状態をソフトウェアを介入せずに高速に幅較処理を行う
ことができる。As a result, width comparison processing can be performed at high speed without software intervention in a congestion state where packets occur intensively or periodically.
第２図は本発明の実施例の回路構成ブロック図である。 FIG. 2 is a circuit configuration block diagram of an embodiment of the present invention.
全図を通じて同一符号は同一対象物を示す。The same reference numerals indicate the same objects throughout the figures.
第２図において、伝送路ａからのパケットをパケット交
換ノード９０内の受信側のＦＩＦＯメモリ３ｏで受信し
、−時記憶する。そして受信した順にパケットを読み出
し、パケットスイッチ１０に入力する。In FIG. 2, a packet from transmission path a is received by FIFO memory 3o on the receiving side in packet switching node 90, and is stored at - time. Then, the packets are read out in the order received and input to the packet switch 10.
パケットスイッチ１０では、入力したパケットのヘッダ
のライン コントロール ナンバー（Ｌｉｎｅ Ｃｏｎ
ｔｒｏｌ Ｎｕｍｂｅｒ 、以下ＬＣＮと称する）を参
照して、該当する送信側のＦＩＦＯメモリ （例えば）
４０−１へ送出する。送信側のＦＩＦＯメモリ４０−
１では、入力したパケットをゲー）５０−１に入力する
。The packet switch 10 uses the line control number in the header of the input packet.
trol Number (hereinafter referred to as LCN), and select the FIFO memory (for example) on the corresponding sending side.
40-1. FIFO memory 40 on the sending side
1, the input packet is input to the game 50-1.
ゲート５０−１は、出力を伝送路ｂ−１とパケットデー
タの輻輳時のフィードバックルートの間で切り替える機
能を有し、通常は伝送路ｂ−１側のルートに固定されて
いる。The gate 50-1 has a function of switching the output between the transmission line b-1 and a feedback route during packet data congestion, and is normally fixed to the route on the transmission line b-1 side.
輻輳状態つまり、送信側のＦＩＦＯメモリ４０−１が伝
送路ｂ−１へパケットを送出出来ない場合、送信側のＦ
ＩＦＯメそり４０−１は輻輳指示回路６０ヘアラーム■
を送信する。輻輳指示回路６０は、制御信号■によリゲ
ート５０−１をフィードバックルート側に切り替える。In a congestion state, that is, when the FIFO memory 40-1 on the transmitting side cannot send a packet to the transmission path b-1, the FIFO memory 40-1 on the transmitting side
The IFO memory 40-1 sends an alarm to the congestion indication circuit 60■
Send. The congestion instruction circuit 60 switches the regate 50-1 to the feedback route side using the control signal (2).
この結果、輻輳に遭遇したパケットはフィードバック用
のＦＩＦＯメモリ７０へ転送される。このＦＩＦＯメモ
リ７０は受信側のＦＩＦＯメモリ３０よりも優先的に処
理される。つまり、フィードバック用のＦＩＦＯメモリ
７０内のパケットをどの受信ＦＩＦＯよりも優先的に処
理することによって、パケットの順序の逆転を防止する
。As a result, packets that have encountered congestion are transferred to the FIFO memory 70 for feedback. This FIFO memory 70 is processed with priority over the FIFO memory 30 on the receiving side. That is, by processing the packets in the feedback FIFO memory 70 with priority over any receiving FIFO, the order of the packets is prevented from being reversed.
即ちタイミング制御回路８０は、輻輳遭遇パケットがフ
ィードバック用のＦＩＦＯメそり７０に入力されるまで
の間、制御信号■によってフィードバンク回路側の処理
が終わる前にＦＴＰＯメモリ３０からのパケットをパケ
ットスイッチ１０に入力しないように規制をかける。That is, until the congestion encounter packet is input to the feedback FIFO memory 70, the timing control circuit 80 transfers the packet from the FTPO memory 30 to the packet switch 10 before the processing on the feed bank circuit side is completed by the control signal (2). Regulations will be put in place to prevent input.
そして、この間にパケットスイッチ１０又は送信側のＦ
ＩＦＯメモリ４０−１内のパケットをすべてフィードバ
ック用のＦＩＦＯメそり７０に入力して記憶する。During this time, the packet switch 10 or the transmitting side
All packets in the IFO memory 40-1 are input to and stored in the FIFO memory 70 for feedback.
そしてパケットスイッチ１０で、タイミング制御回路８
０を介してＦＩＦＯメモリ７０に記憶したパケットデー
タを、上記の伝送路ｂ−１で出力パケットが輻輳しない
ように一定の時間をおいて順次読み出して入力し、該当
する送信側のＦｔｐｏメモリへ再度送出する。同時に、
ゲー）５０−１を伝送路ｂ−１側へ切り替える。Then, in the packet switch 10, the timing control circuit 8
The packet data stored in the FIFO memory 70 via the FIFO memory 70 is read out and inputted sequentially after a certain period of time so as not to cause congestion of output packets on the transmission path b-1 mentioned above, and then inputted again to the Ftpo memory of the corresponding sending side. Send. at the same time,
Game) Switch 50-1 to the transmission line b-1 side.
以下、送信側のＦＩＦＯメモリ４０−２〜４０−ｎ、ゲ
ート５０−２〜５０−ｎについても、輻輳状態に遭遇す
る都度上記と同様の動作を行う。Thereafter, the FIFO memories 40-2 to 40-n and gates 50-2 to 50-n on the transmitting side perform the same operation as described above each time a congestion state is encountered.
以上説明のように本発明によれば、パケットが集中的又
は定期的に発生する輻輳状態をソフトウェアの介入を必
要とせずに、すべてハードウェアで構成することが可能
なため、高速処理が可能となる。As explained above, according to the present invention, it is possible to configure the congestion state where packets occur intensively or periodically without requiring software intervention, and therefore high-speed processing is possible. Become.
又、輻輳に遭遇したパケットの処理を自ノード内で行う
ことができるため、ノード間で複雑な輻輳制御が不要で
ある等の効果がある。Furthermore, since packets that encounter congestion can be processed within the node itself, there is an advantage that complicated congestion control between nodes is not required.
【図面の簡単な説明】
第１図は本発明の原理図、
第２図は本発明の実施例の回路構成ブロック図、第３図
は一例のパケットネットワークを示す図、第４図は一例
のパケットのフォーマットを示す図、
第５図は従来例の回路構成ブロック図である。
図において
１００はパケットスイッチ、
３００は第１の記憶手段、
４００−１〜４００−ｎは第２の記憶手段、５００−１
〜５００−ｎはゲート、
６００は輻輳指示手段、
７００は第３の記憶手段、
を示す。
ホ＃、９月の１９ｒ工り口
第 ７ 国
一佼１のハ′グ・Ｉトのフォーマ・シトを示す口筆 ４
図[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a principle diagram of the present invention, Fig. 2 is a circuit configuration block diagram of an embodiment of the present invention, Fig. 3 is a diagram showing an example of a packet network, and Fig. 4 is an example of a packet network. FIG. 5 is a diagram showing the format of a packet, and is a block diagram of a circuit configuration of a conventional example. In the figure, 100 is a packet switch, 300 is a first storage means, 400-1 to 400-n are second storage means, and 500-1
500-n is a gate, 600 is a congestion indicating means, and 700 is a third storage means. H#, September 19r Artificial Exit No. 7 Kuni Ichigo 1 Ha'g Ito's Forma Shito 4
figure
Claims (1)
記憶手段（３００）と、 所定の伝送路に出力するパケットデータが輻輳していな
い時は該第１の記憶手段に記憶したパケットデータを読
み出して入力し、該パケットデータが輻輳時には第３の
記憶手段（７００）に記憶したパケットデータを読み出
して入力し、該パケットデータに含まれる、転送する相
手先を示すデータに対応する第２の記憶手段（４００−
１〜４００−ｎ）に向けて出力するパケットスイッチ（
１００）と、該パケットスイッチの出力を入力して記憶
する複数個の第２の記憶手段（４００−１〜４００−ｎ
）と、該複数個の第２の記憶手段の出力にそれぞれ接続
され、出力のパケットデータが輻輳していない時には伝
送路の側に、又輻輳時には輻輳指示手段（６００）から
の信号によりフィードバックルートの側に切り替えを行
う複数個のゲート（５００−１〜５００−ｎ）と、 該複数個のゲートの一方の出力に接続され、該第２の記
憶手段からの信号によりパケットデータの輻輳時に該ゲ
ートをフィードバックルートに切り替えるための制御信
号を出力する輻輳指示手段（６００）と、 該輻輳指示手段に接続され、該出力のパケットデータの
輻輳時に該パケットスイッチに該第１の記憶手段からの
入力を阻止する制御信号を出力し、該ゲート及び輻輳指
示手段を介して該第２の記憶手段に記憶したパケットデ
ータを読み出して記憶する第３の記憶手段（７００）と
を有することを特徴とするパケット制御方式。[Scope of Claims] A first storage means (300) that receives and stores packet data from a transmission path; and when the packet data to be output to a predetermined transmission path is not congested, the first storage means When the packet data is congested, the packet data stored in the third storage means (700) is read and input, and the data included in the packet data indicating the destination to be transferred is read out and inputted. The second storage means (400-
A packet switch (1 to 400-n) that outputs to
100), and a plurality of second storage means (400-1 to 400-n) that input and store the output of the packet switch.
) and the outputs of the plurality of second storage means, and when the output packet data is not congested, it is connected to the transmission path side, and when it is congested, it is connected to the feedback route by a signal from the congestion indicating means (600). a plurality of gates (500-1 to 500-n) for switching to the side of the packet data; a congestion indicating means (600) for outputting a control signal for switching a gate to a feedback route; and a congestion indicating means (600) connected to the congestion indicating means and configured to input an input from the first storage means to the packet switch when the output packet data is congested. and a third storage means (700) that outputs a control signal to prevent the congestion from occurring, and reads and stores the packet data stored in the second storage means via the gate and the congestion instruction means. Packet control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174765A JPH0225133A (en) | 1988-07-13 | 1988-07-13 | Packet control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174765A JPH0225133A (en) | 1988-07-13 | 1988-07-13 | Packet control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225133A true JPH0225133A (en) | 1990-01-26 |
Family
ID=15984282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174765A Pending JPH0225133A (en) | 1988-07-13 | 1988-07-13 | Packet control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225133A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506673A (en) * | 1993-11-04 | 1996-04-09 | Toa Medical Electronics Co., Ltd. | Particle analyzer |
-
1988
- 1988-07-13 JP JP63174765A patent/JPH0225133A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506673A (en) * | 1993-11-04 | 1996-04-09 | Toa Medical Electronics Co., Ltd. | Particle analyzer |
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