JPH0224259Y2 - - Google Patents
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- JPH0224259Y2 JPH0224259Y2 JP5906583U JP5906583U JPH0224259Y2 JP H0224259 Y2 JPH0224259 Y2 JP H0224259Y2 JP 5906583 U JP5906583 U JP 5906583U JP 5906583 U JP5906583 U JP 5906583U JP H0224259 Y2 JPH0224259 Y2 JP H0224259Y2
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Description
【考案の詳細な説明】 (考案の対象) 本考案は、イコライザ回路に関する。[Detailed explanation of the idea] (Subject of invention) The present invention relates to an equalizer circuit.
(考案の目的)
本考案は、簡単な回路構成で周波数特性を改善
することができるイコライザ回路を提供すること
を目的とする。(Purpose of the invention) An object of the invention is to provide an equalizer circuit that can improve frequency characteristics with a simple circuit configuration.
(従来例の内容とその欠点)
第1図は、従来のイコライザ回路の一例を示す
回路図、第2図は、第1図に示したイコライザ回
路のレベル調整部を説明するための回路図、第3
図及び第4図及び第5図は、第1図及び第2図に
示した従来のイコライザ回路の説明をするための
回路図である。(Contents of the conventional example and its drawbacks) Fig. 1 is a circuit diagram showing an example of a conventional equalizer circuit, Fig. 2 is a circuit diagram for explaining the level adjustment section of the equalizer circuit shown in Fig. 1, Third
FIGS. 4 and 5 are circuit diagrams for explaining the conventional equalizer circuit shown in FIGS. 1 and 2.
第1図において、1は信号入力端子、2はレベ
ル調整部、3は出力端子、OP1,OP2は演算増幅
器、VRA〜VRKは電子可変抵抗器、NA〜NKは共
振回路、Ra,Ra′は抵抗器である。 In Figure 1, 1 is a signal input terminal, 2 is a level adjustment section, 3 is an output terminal, OP 1 and OP 2 are operational amplifiers, VR A to VR K are electronic variable resistors, and N A to N K are resonant circuits. , Ra, Ra′ are resistors.
信号入力端子1は、利得調整用増幅器である演
算増幅器OP1の非反転入力端子に接続され、演算
増幅器OP1の出力端子は抵抗器Ra′を介してバツ
フア増幅器である演算増幅器OP2の非反転入力端
子に接続すると共に、抵抗器Raを介して演算増
幅器OP1の反転入力端子に接続されている。抵抗
器Ra′と演算増幅器OP2の非反転入力端子との接
続部は周波数A,B,C,…,Kにおけるそれぞ
れの信号のレベルを調整するレベル調整部2を介
して演算増幅器OP1の反転入力端子に接続されて
いる。レベル調整部2は周波数A,B,C,…,
Kを共振周波数とする他端が接地された共振回路
NA,NB,NC,…,NKの一端を摺動端子に接続
したレベル調整用の電子可変抵抗器VRA,VRB,
VRC,…,VRKのそれぞれの固定端子を並列に接
続したものである。演算増幅器OP2の出力端子は
信号出力端子3に接続されると共に、演算増幅器
OP2の反転入力端子に接続されている。 Signal input terminal 1 is connected to the non-inverting input terminal of operational amplifier OP 1 , which is a gain adjustment amplifier, and the output terminal of operational amplifier OP 1 is connected to the non-inverting input terminal of operational amplifier OP 2 , which is a buffer amplifier, through resistor Ra'. It is connected to the inverting input terminal and is also connected to the inverting input terminal of the operational amplifier OP1 via a resistor Ra. The connection between the resistor Ra' and the non-inverting input terminal of the operational amplifier OP 2 is connected to the operational amplifier OP 1 through the level adjustment section 2 that adjusts the levels of the respective signals at frequencies A , B , C , ..., K. Connected to the inverting input terminal. The level adjustment section 2 has frequencies A , B , C ,...,
Resonant circuit whose other end is grounded with K as the resonant frequency
Electronic variable resistors VR A , VR B , N A , N B , N C ,..., N K for level adjustment with one end connected to a sliding terminal
The fixed terminals of VR C ,..., VR K are connected in parallel. The output terminal of operational amplifier OP 2 is connected to signal output terminal 3, and the output terminal of operational amplifier OP 2 is connected to signal output terminal 3.
Connected to the inverting input terminal of OP 2 .
第2図は上述したレベル調整部の構成を示した
回路図であり、電子可変抵抗器VRAと共振回路
NAのみを示したものである。第2図において、
S1〜SN及びS1′〜SN′は、トランジスタ等の半導体
で構成されているアナログスイツチ(以下、単に
スイツチと記す)、R1〜RN及び、R1′〜RN′は抵抗
器Ca1〜CaN及び、Ca1′〜CaN′及び、Cb1〜CbN及
び、Cb1′〜CbN′は、スイツチS1〜SN及びS1′〜
SN′と接地点との間に等価的に存在する接合容量
(以下、単に容量と記す)である。電子可変抵抗
器VRAは、スイツチS1、抵抗器R1、抵抗器R1′、
スイツチS1′からなる直列回路、スイツチS2、抵
抗器R2、抵抗器R2′、スイツチS2′からなる直列回
路、…、スイツチSN、抵抗器RN、抵抗器RN′、ス
イツチSN′からなる直列回路をそれぞれ並列に接
続し、それぞれの直列回路の抵抗器と抵抗器との
接続部を接続し、共振回路NAを介して接地した
ものである。 Figure 2 is a circuit diagram showing the configuration of the level adjustment section described above, and shows the electronic variable resistor VR A and the resonant circuit.
Only NA is shown. In Figure 2,
S 1 to S N and S 1 ′ to S N ′ are analog switches (hereinafter simply referred to as switches) made of semiconductors such as transistors, and R 1 to R N and R 1 ′ to R N ′ are The resistors Ca 1 to Ca N , Ca 1 ′ to Ca N ′, Cb 1 to Cb N , and Cb 1 ′ to Cb N ′ are connected to the switches S 1 to S N and S 1 ′ to
This is the junction capacitance (hereinafter simply referred to as capacitance) that exists equivalently between S N ' and the ground point. The electronic variable resistor VR A consists of a switch S 1 , a resistor R 1 , a resistor R 1 ′,
A series circuit consisting of switch S 1 ′, a series circuit consisting of switch S 2 , resistor R 2 , resistor R 2 ′, switch S 2 ′, ..., switch S N , resistor R N , resistor R N ′, Series circuits consisting of switches S N ' are connected in parallel, and the resistors of each series circuit are connected to each other and grounded via a resonant circuit N A.
以下に第1図、第2図を参照して従来のイコラ
イザ回路の説明をする。従来のイコライザ回路に
おいて、周波数Aの信号のレベルを増加させる場
合は、スイツチS1〜SNのうちの1個あるいは複
数個をONにし、周波数Aの信号のレベルを減衰
させる場合はスイツチS1′〜SN′のうちの1個ある
いは複数個をONにし、周波数Aの信号のレベル
を変化させない場合は、スイツチS1〜SN及びス
イツチS1′〜SN′のすべてをOFFにすればよい。 A conventional equalizer circuit will be explained below with reference to FIGS. 1 and 2. In a conventional equalizer circuit, to increase the level of the signal at frequency A , turn on one or more of switches S 1 to S N , and to attenuate the level of the signal at frequency A , turn on switch S 1 If you want to turn on one or more of switches S 1 to S N ′ and not change the level of the signal at frequency A , turn off all switches S 1 to S N and switches S 1 to S N ′. Bye.
ここで、
Ra=Ra′
Ca1=Ca1′,Ca2=Ca2′,…,CaN=CaN′
とすると、
例えば、周数Aの信号レベルを変化させないた
めにスイツチS1〜SN及びスイツチS1′〜SN′をすべ
てOFFにした時、第1図及び第2図に示したイ
コライザ回路は第3図のようになる。第3図にお
いて、Caは容量Ca1〜CaNの合成容量、Ca′は容
量Ca1′〜CaN′の合成容量である。この際、合成
容量Caにより、演算増幅器OP1の周波数Aより高
い周波数の信号(以下、高域信号と記す)の負帰
還量が減少し、演算増幅器OP1の高域信号の利得
が増加するため、高域信号のレベルが上昇する。
しかし、合成容量Ca′により高域信号のレベルが
減衰するため、結果的には高域信号の周波数特性
は平坦(フラツト)になる。 Here, if Ra=Ra′ Ca 1 = Ca 1 ′, Ca 2 = Ca 2 ′, ..., Ca N = Ca N ′, then for example, in order not to change the signal level of frequency A , switches S 1 to S When N and switches S 1 ' to S N ' are all turned off, the equalizer circuit shown in FIGS. 1 and 2 becomes as shown in FIG. 3. In FIG. 3, Ca is the combined capacitance of the capacitances Ca 1 to Ca N , and Ca' is the combined capacitance of the capacitances Ca 1 ' to Ca N '. At this time, the composite capacitance Ca reduces the amount of negative feedback of a signal with a higher frequency than the frequency A of operational amplifier OP 1 (hereinafter referred to as high-frequency signal), and increases the gain of the high-frequency signal of operational amplifier OP 1 . Therefore, the level of the high frequency signal increases.
However, since the level of the high frequency signal is attenuated by the composite capacitance Ca', the frequency characteristics of the high frequency signal eventually become flat.
次に、周波数Aの信号のレベルを増加させるた
めに、例えば、スイツチS1のみをONにした時、
第1図及び第2図に示したイコライザ回路は第4
図のようになる。第4図において、合成容量Ca
と並列に容量Cb1が介挿されるので、演算増幅器
OP1の高域信号の負帰還量が減少し、演算増幅器
OP1の高域信号の利得が上昇するため、高域信号
のレベルが上昇する。この結果、高域信号の周波
数特性は高域信号のレベルが上昇したものとな
る。 Next, in order to increase the level of the signal of frequency A , for example, when only switch S 1 is turned on,
The equalizer circuit shown in Figures 1 and 2 is
It will look like the figure. In Figure 4, the composite capacitance Ca
Since the capacitor Cb 1 is inserted in parallel with the operational amplifier
The amount of negative feedback of the high frequency signal of OP 1 is reduced, and the operational amplifier
Since the gain of the high frequency signal of OP 1 increases, the level of the high frequency signal increases. As a result, the frequency characteristic of the high frequency signal becomes such that the level of the high frequency signal increases.
次に、周波数Aの信号のレベルを減衰させるた
めにスイツチS1′のみをONにした時、第1図及び
第2図に示したイコライザ回路は第5図のように
なる。第5図において、合成容量Ca′と並列に容
量Cb1′が介挿されるため、高域信号のレベルが減
衰する。この結果、高域信号の周波数特性は高域
信号のレベルが減衰したものとなる。 Next, when only switch S 1 ' is turned on to attenuate the level of the signal of frequency A , the equalizer circuit shown in FIGS. 1 and 2 becomes as shown in FIG. 5. In FIG. 5, since the capacitor Cb 1 ' is inserted in parallel with the composite capacitor Ca', the level of the high frequency signal is attenuated. As a result, the frequency characteristic of the high frequency signal becomes such that the level of the high frequency signal is attenuated.
上述したように従来のイコライザ回路は、ある
周波数の信号のレベルを増減させる際に、イコラ
イザ回路としての理想的な周波数特性が得られ
ず、また、イコライザ回路の安定度が低下し、極
端な場合は発振する恐れがあるという欠点を有し
ている。 As mentioned above, conventional equalizer circuits cannot obtain ideal frequency characteristics as an equalizer circuit when increasing or decreasing the level of a signal at a certain frequency, and the stability of the equalizer circuit decreases, resulting in has the disadvantage that it may oscillate.
(問題点を解消するための手段)
上述の問題点を解消するために、本考案は入力
信号端子と、非反転入力端子が前記入力端子に接
続されている利得調整用の増幅器と、前記増幅器
の出力端子と反転入力端子との間に介挿され帰還
回路を構成する第1の抵抗器と、前記出力端子に
一端が接続されている第2の抵抗器と、前記第2
の抵抗器の他端と前記反転入力端子との間に介挿
されており、前記反転入力端子側及び前記第2の
抵抗器側のインピーダンスを可変する可変抵抗素
子及び前記可変抵抗素子に接続されている共振回
路からなるレベル調整回路とを具備したイコライ
ザ回路において、前記増幅器の出力端子を少なく
とも周波数特性補正用の容量素子を介して前記可
変抵抗素子と前記共振回路との接続部に接続した
構成にしたものである。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides an input signal terminal, a gain adjustment amplifier whose non-inverting input terminal is connected to the input terminal, and the amplifier. a first resistor interposed between the output terminal and the inverting input terminal to form a feedback circuit; a second resistor having one end connected to the output terminal;
is inserted between the other end of the resistor and the inverting input terminal, and is connected to a variable resistance element that changes the impedance on the inverting input terminal side and the second resistor side, and the variable resistance element. an equalizer circuit comprising a level adjustment circuit consisting of a resonant circuit, wherein the output terminal of the amplifier is connected to a connection between the variable resistance element and the resonant circuit through at least a capacitive element for correcting frequency characteristics; This is what I did.
(考案の実施例)
第6図は、本考案になるイコライザ回路の第1
実施例を示す回路図、第7図は、第6図に示した
イコライザ回路のレベル調整部を説明するための
回路図、第8図及び第9図及び第10図は、第6
図及び第7図に示したイコライザ回路の説明をす
るための回路図、第11図はイコライザ回路の周
波数特性を示す図である。(Embodiment of the invention) Figure 6 shows the first equalizer circuit according to the invention.
7 is a circuit diagram illustrating a level adjustment section of the equalizer circuit shown in FIG. 6, and FIG. 8, FIG. 9, and FIG.
FIG. 11 is a circuit diagram for explaining the equalizer circuit shown in FIG. 7 and FIG. 7, and FIG. 11 is a diagram showing the frequency characteristics of the equalizer circuit.
第6図及び第7図において、第1図及び第2図
と同一の構成要素には同一の符号を付してその説
明を省略する。CA〜CKは周波数特性補正用の容
量、RA〜RK周波数特性補正用の抵抗器である。
信号入力端子1は、利得調整用増幅器である演算
増幅器OP1の非反転入力端子に接続され、演算増
幅器OP1の出力端子は第2の抵抗器である抵抗器
Ra′を介してバツフア増幅器である演算増幅器
OP2の非反転入力端子に接続すると共に、第1の
抵抗器である抵抗器Raを介して演算増幅器OP1
の反転入力端子に接続されている。抵抗器Ra′と
演算増幅器OP2の非反転入力端子との接続部は周
波数A,B,C,…,Kにおけるそれぞれの信号
のレベルを調整するレベル調整部2を介して演算
増幅器OP1の反転入力端子に接続されている。レ
ベル調整部2は、周波数A,B,C,…,Kを共
振周波数とする他端が接地された共振回路NA,
NB,NC,…,NKの一端に摺動端子に接続したレ
ベル調整用の電子可変抵抗器VRA,VRB,VRC,
…,VRKのそれぞれの固定端子を並列に接続し
たものである。演算増幅器OP1の出力端子と抵抗
器Raとの接続部は、抵抗器RA及び容量CAからな
る直列回路を介して電子可変抵抗器VRAと共振
回路NAとの接続部に接続され、抵抗器RB及び容
量CBからなる直列回路を介して電子可変抵抗器
VRBと共振回路NBとの接続部に接続され、抵抗
器RC及び容量CCからなる直列回路を介して電子
可変抵抗器VRCと共振回路NCとの接続部に接続
され、…、抵抗器RK及び容量CKからなる直列回
路を介して電子可変抵抗器VRKと共振回路NKと
の接続部に接続されている。演算増幅器OP2の出
力端子は信号出力端子3に接続されると共に、演
算増幅器OP2の反転入力端子に接続されている。 In FIGS. 6 and 7, the same components as in FIGS. 1 and 2 are given the same reference numerals, and their explanations will be omitted. C A to C K are capacitors for correcting frequency characteristics, and R A to R K are resistors for correcting frequency characteristics.
The signal input terminal 1 is connected to the non-inverting input terminal of an operational amplifier OP 1 which is a gain adjustment amplifier, and the output terminal of the operational amplifier OP 1 is connected to a resistor which is a second resistor.
Operational amplifier which is a buffer amplifier through Ra′
It is connected to the non-inverting input terminal of OP 2 and also connected to the operational amplifier OP 1 through the first resistor, the resistor Ra.
is connected to the inverting input terminal of The connection between the resistor Ra' and the non-inverting input terminal of the operational amplifier OP 2 is connected to the operational amplifier OP 1 through the level adjustment section 2 that adjusts the levels of the respective signals at frequencies A , B , C , ..., K. Connected to the inverting input terminal. The level adjustment unit 2 includes a resonant circuit N A , whose other end is grounded and whose resonant frequencies are A , B , C , ..., K.
Electronic variable resistors for level adjustment connected to sliding terminals at one end of N B , N C , ..., N K VR A , VR B , VR C ,
..., the fixed terminals of VR K are connected in parallel. The connection between the output terminal of operational amplifier OP 1 and resistor Ra is connected to the connection between electronic variable resistor VR A and resonant circuit N A through a series circuit consisting of resistor R A and capacitor C A. , electronic variable resistor through a series circuit consisting of resistor R B and capacitor C B
It is connected to the connection between VR B and the resonant circuit N B , and is connected to the connection between the electronic variable resistor VR C and the resonant circuit N C via a series circuit consisting of a resistor R C and a capacitor C C , and... , is connected to the connection between the electronic variable resistor VR K and the resonant circuit N K via a series circuit consisting of a resistor R K and a capacitor C K. The output terminal of the operational amplifier OP 2 is connected to the signal output terminal 3 and also to the inverting input terminal of the operational amplifier OP 2 .
第7図は、上述したレベル調整部2の構成を示
した回路図であり、電子可変抵抗器VRAと共振
回路NAのみを示したものである。電子可変抵抗
器VRAは、スイツチS1、抵抗器R1、抵抗器R1′、
スイツチS1′からなる直列回路、スイツチS2、抵
抗器R2、抵抗器R2′、スイツチS2′からなる直列回
路、…、スイツチSN、抵抗器RN、抵抗器RN′、ス
イツチSN′からなる直列回路をそれぞれ並列に接
続し、前記それぞれの直列回路の抵抗器と抵抗器
との接続部を接続し、共振回路NAを介して接地
したものである。 FIG. 7 is a circuit diagram showing the configuration of the level adjustment section 2 described above, showing only the electronic variable resistor VR A and the resonant circuit NA . The electronic variable resistor VR A consists of a switch S 1 , a resistor R 1 , a resistor R 1 ′,
A series circuit consisting of switch S 1 ′, a series circuit consisting of switch S 2 , resistor R 2 , resistor R 2 ′, switch S 2 ′, ..., switch S N , resistor R N , resistor R N ′, Series circuits consisting of switches S N ' are connected in parallel, and the resistors of each of the series circuits are connected to each other and grounded via a resonant circuit N A.
以下に第6図及び第7図を参照して、イコライ
ザ回路の説明をする。周波数Aの信号のレベルを
増加させる場合は、スイツチS1〜SNのうちの1
個あるいは複数個をONにし、周波数Aの信号の
レベルを減衰させる場合はスイツチS1′〜SN′のう
ちの1個あるいは複数個をONにし、周波数Aの
信号のレベルを変化させない場合はスイツチS1〜
SN及びスイツチS1′〜SN′のすべてをOFFにすれ
ばよい。 The equalizer circuit will be explained below with reference to FIGS. 6 and 7. To increase the level of the signal at frequency A , turn one of the switches S 1 to S N
If you want to attenuate the level of the signal of frequency A by turning on one or more switches, turn one or more of the switches S 1 ′ to S N ′ ON, and if you want to leave the level of the signal of frequency A unchanged, Switch S 1 ~
It is sufficient to turn off S N and all switches S 1 ′ to S N ′.
ここで、
Ra=Ra′
Ca1=Ca1′,Ca2=Ca2′,…,CaN=CaN′
とすると、
まず、周波数Aの信号レベルを変化させないた
めに、例えば、スイツチS1〜SN及びスイツチ
S1′〜SN′をすべてOFFにした時、容量CA、抵抗
器RAからなる直列回路は演算増幅器OP1と抵抗
器RAとの接続部から切離されたようになるため、
第6図及び第7図に示したイコライザ回路は第8
図のようになる。第8図において、Caは容量Ca1
〜CaNの合成容量、Ca′はCa1′〜CaN′の合成容量
である。この際、合成容量Caにより、演算増幅
器OP1の高域信号の負帰還量が減少し、演算増幅
器OP1の高域信号の利得が増加するため、高域信
号のレベルが上昇する。しかし、合成容量Ca′に
より高域信号のレベルが減衰するため、結果的に
は高域信号の周波数特性は、平坦(フラツト)に
なる。 Here, if Ra=Ra′ Ca 1 = Ca 1 ′, Ca 2 = Ca 2 ′, ..., Ca N = Ca N ′, first, in order not to change the signal level of frequency A , for example, switch S 1 ~ SN and switch
When S 1 ′ to S N ′ are all turned off, the series circuit consisting of capacitor C A and resistor R A becomes disconnected from the connection between operational amplifier OP 1 and resistor R A , so
The equalizer circuit shown in FIG. 6 and FIG.
It will look like the figure. In Figure 8, Ca is the capacity Ca 1
The combined capacity of ~ CaN , Ca' is the combined capacity of Ca1 '~ CaN '. At this time, the amount of negative feedback of the high-frequency signal of the operational amplifier OP1 is reduced by the composite capacitor Ca, and the gain of the high-frequency signal of the operational amplifier OP1 is increased, so that the level of the high-frequency signal increases. However, since the level of the high frequency signal is attenuated by the composite capacitance Ca', the frequency characteristics of the high frequency signal eventually become flat.
次に、周波数Aの信号のレベルを増加させるた
めに、例えば、スイツチS1のみをONにした時、
高域信号に対する共振回路NAのインピーダンス
は非常に大きくなり、また、R1<Raであるから、
第6図及び第7図に示したイコライザ回路は第9
図のようになる。この際、容量Cb1が合成容量Ca
と並列に介挿されるため演算増幅器OP1の高域信
号の負帰還量が減少し、演算増幅器OP1の高域信
号の利得が増加するので、高域信号のレベルが第
11図中に示したAのように増加する。しかし、
容量CAと抵抗器RAとからなる直列回路が抵抗器
Raと並列に介挿されるため、演算増幅器OP1の
高域信号の負帰還量が増加して、高域信号のレベ
ルが減少し高域信号の周波数特性が第11図中に
示したBのように改善される。 Next, in order to increase the level of the signal of frequency A , for example, when only switch S 1 is turned on,
The impedance of the resonant circuit N A for high-frequency signals becomes very large, and since R 1 < Ra,
The equalizer circuit shown in FIG. 6 and FIG.
It will look like the figure. At this time, the capacitance Cb 1 becomes the composite capacitance Ca
Since the negative feedback amount of the high-frequency signal of operational amplifier OP 1 decreases and the gain of the high-frequency signal of operational amplifier OP 1 increases, the level of the high-frequency signal becomes as shown in Fig. 11. increases like A. but,
A series circuit consisting of capacitor C A and resistor R A is a resistor.
Since it is inserted in parallel with Ra, the amount of negative feedback of the high-frequency signal of operational amplifier OP 1 increases, the level of the high-frequency signal decreases, and the frequency characteristic of the high-frequency signal changes to B shown in Figure 11. It will be improved as follows.
次に、周波数Aの信号のレベルを減衰させるた
めに、例えば、スイツチS1′のみをONにした時、
高域信号に対する共振回路NAのインピーダンス
は非常に大きくなり、第6図及び第7図に示した
イコライザ回路は第10図のようになる。この
際、容量Cb1′が合成容量Ca′と並列に介挿される
ため、高域信号のレベルが第11図中に示したD
のように減少する。しかし、容量CAと抵抗器RA
とからなる直列回路が、抵抗器Ra′と並列に介挿
されるため高域信号のレベルが増加し高域信号の
周波数特性が第11図中に示したCのように改善
される。 Next, in order to attenuate the level of the signal at frequency A , for example, when only switch S 1 ' is turned on,
The impedance of the resonant circuit N A for high-frequency signals becomes very large, and the equalizer circuit shown in FIGS. 6 and 7 becomes as shown in FIG. 10. At this time, since the capacitor Cb 1 ' is inserted in parallel with the composite capacitor Ca', the level of the high-frequency signal becomes D as shown in Fig. 11.
Decrease as follows. However, the capacitance C A and the resistor R A
Since a series circuit consisting of is inserted in parallel with the resistor Ra', the level of the high frequency signal increases and the frequency characteristics of the high frequency signal are improved as shown in C shown in FIG.
第12図は、本考案になるイコライザ回路の第
2実施例を示す回路図、第13図及び第14図
は、第12図に示したイコライザ回路を説明する
ための回路図である。 FIG. 12 is a circuit diagram showing a second embodiment of the equalizer circuit according to the present invention, and FIGS. 13 and 14 are circuit diagrams for explaining the equalizer circuit shown in FIG. 12.
第12図において、第1図及び第2図及び第6
図及び第7図に示したイコライザ回路と同一の構
成要素には、同一の符府を付して、その説明を省
略する。2′はレベル調節部、VRA′〜VRK′は可
変抵抗器、NA′〜NK′は共振回路である。信号入
力端子1は、演算増幅器OP1の非反転入力端子に
接続されており、演算増幅器OP1の出力端子は抵
抗器Ra′を介して演算増幅器OP2の非反転入力端
子に接続すると共に、抵抗器Raを介して演算増
幅器OP1の反転入力端子に接続されている。抵抗
器Ra′と演算増幅器OP2の非反転入力端子との接
続部は、周波数A,B,C,…,Kにおけるそれ
ぞれの信号のレベルを調整するレベル調整部2′
を介して演算OP1の反転入力端子に接続されてい
る。レベル調整部2′は、周波数A,B,C,…,
Kを共振周波数とする他端が接地された共振回路
NA′,NB′,NC′,…,NK′の一端を摺動端子に
接続した可変抵抗器VRA′、VRB′,VRC′,…,
VRK′のそれぞれの固定端子を並列に接続したも
のである。また、可変抵抗器VRA′,VRB′,
VRC′,…,VRK′は摺動子が中点の位置にある場
合、摺動端子が接地されるようになつている。演
算増幅器OP1の出力端子と抵抗器Raとの接続部
は、抵抗器RAと容量CAとからなる直列回路を介
して可変抵抗器VRA′と共振回路NA′との接続部
に接続され、抵抗器RBと容量CBとからなる直列
回路を介して可変抵抗器VRB′と共振回路NB′と
の接続部に接続され、(以下、図示せず)抵抗器
RCと容量CCとからなる直列回路を介して可変抵
抗器VRC′と共振回路NC′との接続部に接続され、
…、抵抗器RKと容量CKとからなる直列回路を介
して可変抵抗器VRK′と共振回路NK′との接続部
に接続されている。演算増幅器OP2の出力端子
は、信号出力端子3に接続されると共に、演算増
幅器OP2の反転入力端子に接続されている。共振
回路NA′〜NK′は、例えば、演算増幅器OP3を用
いた等価的LC直列共振回路で、以下に、第13
図及び第14図を参照して共振回路NA′について
説明する。 In Fig. 12, Fig. 1, Fig. 2, and Fig. 6
Components that are the same as those of the equalizer circuit shown in FIG. 7 and FIG. 2' is a level adjustment section, VR A ' to VR K ' are variable resistors, and N A ' to N K ' are resonance circuits. The signal input terminal 1 is connected to a non-inverting input terminal of an operational amplifier OP 1 , and the output terminal of the operational amplifier OP 1 is connected to a non-inverting input terminal of an operational amplifier OP 2 via a resistor Ra′. It is connected to the inverting input terminal of operational amplifier OP 1 via resistor Ra. The connection between the resistor Ra' and the non-inverting input terminal of the operational amplifier OP 2 is a level adjustment section 2' that adjusts the level of each signal at frequencies A , B , C ,..., K.
is connected to the inverting input terminal of operation OP 1 through. The level adjustment section 2' has frequencies A , B , C ,...,
Resonant circuit whose other end is grounded with K as the resonant frequency
Variable resistors VR A ′, VR B ′, VR C ′,…, with one end of N A ′, N B ′, N C ′,…, N K ′ connected to the sliding terminal
The fixed terminals of VR K ′ are connected in parallel. In addition, variable resistors VR A ′, VR B ′,
VR C ′ , . The connection between the output terminal of operational amplifier OP 1 and resistor Ra is connected to the connection between variable resistor VR A ′ and resonant circuit N A ′ through a series circuit consisting of resistor R A and capacitor C A. connected to the connection between the variable resistor VR B ′ and the resonant circuit N B ′ through a series circuit consisting of a resistor R B and a capacitor C B , and a resistor (not shown below)
connected to the connection between the variable resistor VR C ′ and the resonant circuit N C ′ through a series circuit consisting of R C and capacitance C C ;
..., are connected to the connection between the variable resistor VR K ′ and the resonant circuit N K ′ via a series circuit consisting of a resistor R K and a capacitor C K . The output terminal of the operational amplifier OP 2 is connected to the signal output terminal 3 and also to the inverting input terminal of the operational amplifier OP 2 . The resonant circuits N A ′ to N K ′ are, for example, equivalent LC series resonant circuits using an operational amplifier OP 3 .
The resonant circuit N A ' will be explained with reference to the drawings and FIG. 14.
第13図及び第14図において、第1図及び第
2図、第6図及び第7図、第12図に示したイコ
ライザ回路と同一の構成要素には同一の符号を付
してその説明を省略する。第13図及び第14図
において、C1〜C3は容量、RC1〜RC2は抵抗器、
OP3は演算増幅器である。 In FIGS. 13 and 14, the same components as those of the equalizer circuits shown in FIGS. 1 and 2, FIGS. 6 and 7, and FIG. Omitted. In Figures 13 and 14, C 1 to C 3 are capacitors, RC 1 to RC 2 are resistors,
OP 3 is an operational amplifier.
一端が可変抵抗器VRA′の摺動端子に接続され
ている容量C1の他端は容量C2を介した後、演算
増幅器OP3の非反転入力端子に接続されると共
に、抵抗器RC1を介して接地されている。演算増
幅器OP3の出力端子は抵抗器RC2を介して、容量
C1と容量C2との接続部に接続すると共に、演算
増幅器OP3の反転入力端子に接続している。ま
た、破線で示した容量C3は演算増幅器OP3の非反
転入力端子と接地点との間に存在する等価入力容
量である。 One end of the capacitor C 1 is connected to the sliding terminal of the variable resistor VR A ′, and the other end of the capacitor C 1 is connected to the non-inverting input terminal of the operational amplifier OP 3 through the capacitor C 2 , and the other end is connected to the non-inverting input terminal of the operational amplifier OP 3 . 1 is grounded through. The output terminal of the operational amplifier OP 3 is connected to the capacitor via the resistor RC 2 .
It is connected to the connection between C 1 and capacitor C 2 and also to the inverting input terminal of operational amplifier OP 3 . Further, the capacitance C 3 indicated by a broken line is an equivalent input capacitance existing between the non-inverting input terminal of the operational amplifier OP 3 and the ground point.
第12図において、周波数Aの信号のレベルを
増加させる場合には、可変抵抗器VRA′の摺動端
子を左側に、周波数Aの信号のレベルを減衰させ
る場合には、可変抵抗器VRA′の摺動端子を右側
に、周波数Aの信号のレベルを変化させない場合
には、可変抵抗器VRA′の摺動端子を中央の位置
にすればよい。 In Figure 12, when increasing the level of the signal at frequency A , the sliding terminal of variable resistor VR A ' is placed on the left; when attenuating the level of the signal at frequency A , the sliding terminal of variable resistor VR A ' is placed on the left side. If the level of the signal of frequency A is not to be changed, the sliding terminal of variable resistor VR A ' may be placed in the center position.
まず、第12図において、例えば、周波数Aの
信号のレベルを変化させないために、可変抵抗器
VRA′の摺動端子を中央の位置にすると、上述し
たように、摺動端子は接地される。このため、共
振回路NA′の入力側(容量CA側)が接地され、高
域信号の周波数特性は平坦(フラツト)になる。 First, in Fig. 12, for example, in order not to change the level of the signal of frequency A , a variable resistor is
When the sliding terminal of VR A ' is placed in the center position, the sliding terminal is grounded as described above. Therefore, the input side (capacitance C A side) of the resonant circuit N A ' is grounded, and the frequency characteristics of the high frequency signal become flat.
次に、例えば、周波数Aの信号のレベルを増加
させるために、可変抵抗器VRA′の摺動端子を左
側の位置にすると、第12図のイコライザ回路は
第13図のようになる。第13図において容量
C3により演算増幅器OP1の高域信号の負帰還量が
減少するため、高域信号のレベルが第11図中に
示したAのように増加する。しかし、容量CAと
抵抗器RAとからなる直列回路が演算増幅器OP1
の出力端子と、容量C1と可変抵抗器VRA′の摺動
端子との接続部との間に介挿されることにより、
演算増幅器OP1の高域信号の負帰還量が増加し、
高域信号の周波数特性を第11図中に示したBの
ように改善することができる。 Next, for example, in order to increase the level of the signal of frequency A , if the sliding terminal of the variable resistor VR A ' is placed in the left position, the equalizer circuit of FIG. 12 becomes as shown in FIG. 13. In Figure 13, the capacity
Since the amount of negative feedback of the high frequency signal of the operational amplifier OP1 is reduced by C3 , the level of the high frequency signal increases as shown at A in FIG. However, the series circuit consisting of capacitor C A and resistor R A is operational amplifier OP 1
By inserting it between the output terminal of and the connection between the capacitor C 1 and the sliding terminal of the variable resistor VR A ′,
The amount of negative feedback of the high frequency signal of operational amplifier OP 1 increases,
The frequency characteristics of the high frequency signal can be improved as shown in B shown in FIG.
次に、例えば、周波数Aの信号のレベルを減衰
させるために、可変抵抗器VRA′の摺動端子を右
側の位置にすると、第12図のイコライザ回路は
第14図のようになる。第14図において容量
C3により高域信号のレベルが第11図中に示し
たDのように減衰する。しかし、容量CAと抵抗
器RAとからなる直列回路が可変抵抗器VRA′の摺
動端子と、演算増幅器OP1の出力端子との間に介
挿されることにより、演算増幅器OP1の高域信号
の減衰量が減少し、高域信号の周波数特性を第1
1図中に示したCのように改善することができ
る。 Next, for example, in order to attenuate the level of the signal of frequency A , if the sliding terminal of the variable resistor VR A ' is placed in the right position, the equalizer circuit of FIG. 12 becomes as shown in FIG. 14. In Figure 14, the capacity
Due to C3 , the level of the high frequency signal is attenuated as indicated by D in FIG. However, by inserting a series circuit consisting of a capacitor C A and a resistor R A between the sliding terminal of the variable resistor VR A ′ and the output terminal of the operational amplifier OP 1 , the The amount of attenuation of high-frequency signals decreases, and the frequency characteristics of high-frequency signals become first.
Improvements can be made as shown in C shown in Figure 1.
なお、上述した本考案になるイコライザ回路の
第1及び第2実施例の説明の中で、周波数特性を
改善するために、演算増幅器の出力端子を周波数
特性補正用の容量と周波数特性補正用の抵抗器と
からなる直列回路を介して可変抵抗器と共振回路
との接続部に接続した例を説明したが、周波数特
性用の容量のみを介挿しても、イコライザ回路の
周波数特性を改善することができる。 In addition, in the above-mentioned explanation of the first and second embodiments of the equalizer circuit according to the present invention, in order to improve the frequency characteristics, the output terminal of the operational amplifier is connected to a capacitor for frequency characteristic correction and a capacitor for frequency characteristic correction. Although we have explained an example in which the variable resistor is connected to the connecting part of the resonant circuit through a series circuit consisting of a resistor, the frequency characteristics of the equalizer circuit can also be improved even if only a capacitor for frequency characteristics is inserted. Can be done.
(考案の効果)
本考案は上述の如き構成であるので、簡単な回
路構成でイコライザの周波数特性を改善すること
ができるという利点を有する。(Effects of the Invention) Since the present invention has the above-described configuration, it has the advantage that the frequency characteristics of the equalizer can be improved with a simple circuit configuration.
第1図は、従来のイコライザ回路の一例を示す
回路図、第2図は、第1図に示したイコライザ回
路のレベル調整部を説明するための回路図、第3
図及び第4図及び第5図は、第1図及び第2図に
示した従来のイコライザ回路の説明をするための
回路図、第6図は、本考案になるイコライザ回路
の第1実施例を示す回路図、第7図は、第6図に
示したイコライザ回路のレベル調整部を説明する
ための回路図、第8図及び第9図及び第10図
は、第6図及び第7図に示したイコライザ回路の
説明をするための回路図、第11図はイコライザ
回路の周波数特性を示す図、第12図は本考案に
なるイコライザ回路の第2実施例を示す回路図、
第13図及び第14図は第12図に示したイコラ
イザ回路を説明するための回路図である。
1……信号入力端子、2……レベル調整部、3
……出力端子、OP1,OP2,OP3……演算増幅器、
S1〜SN,S1′〜SN′……スイツチ、VRA〜VRK……
電子可変抵抗器、VRA′〜VRK′……可変抵抗器、
NA〜NK,NA′〜NK′……共振回路、Ra,Ra′,
R1〜RN,R1′〜RN′,RC1〜RC3……抵抗器、RA
〜RK周波数特性補正用の抵抗器、Ca1〜CaN,
Ca1′〜CaN′、Cb1〜CbN,Cb1′〜CbN′,C1〜C3…
…容量、CA〜CK……周波数特性補正用の容量。
FIG. 1 is a circuit diagram showing an example of a conventional equalizer circuit, FIG. 2 is a circuit diagram for explaining the level adjustment section of the equalizer circuit shown in FIG. 1, and FIG.
4 and 5 are circuit diagrams for explaining the conventional equalizer circuit shown in FIGS. 1 and 2, and FIG. 6 is a first embodiment of the equalizer circuit according to the present invention. FIG. 7 is a circuit diagram for explaining the level adjustment section of the equalizer circuit shown in FIG. 6, and FIGS. 11 is a diagram showing the frequency characteristics of the equalizer circuit, FIG. 12 is a circuit diagram showing a second embodiment of the equalizer circuit according to the present invention,
13 and 14 are circuit diagrams for explaining the equalizer circuit shown in FIG. 12. 1...Signal input terminal, 2...Level adjustment section, 3
...Output terminal, OP 1 , OP 2 , OP 3 ...Operation amplifier,
S 1 ~ S N , S 1 ′ ~ S N ′ ... switch, VR A ~ VR K ......
Electronic variable resistor, VR A ′ ~ VR K ′……variable resistor,
N A ~ N K , N A ′ ~ N K ′……Resonant circuit, Ra, Ra′,
R 1 ~ R N , R 1 ′ ~ R N ′, RC 1 ~ RC 3 ...Resistor, R A
~R K Resistor for frequency characteristic correction, Ca 1 ~ Ca N ,
Ca 1 ′ ~ Ca N ′, Cb 1 ~ Cb N , Cb 1 ′ ~ Cb N ′, C 1 ~ C 3 …
...Capacitance, C A to C K ...Capacitance for frequency characteristic correction.
Claims (1)
号端子に接続されている利得調整用の増幅器と、
前記増幅器の出力端子と反転入力端子との間に介
挿され帰還回路を構成する第1の抵抗器と、前記
出力端子に一端が接続されている第2の抵抗器
と、前記第2の抵抗器の他端と前記反転入力端子
との間に介挿されており、前記反転入力端子側及
び前記第2の抵抗器側のインピーダンスを可変す
る可変抵抗素子及び前記可変抵抗素子に接続され
ている共振回路からなるレベル調整回路とを具備
したイコライザ回路において、前記増幅器の出力
端子を少なくとも周波数特性補正用の容量素子を
介して前記可変抵抗素子と前記共振回路との接続
部に接続したイコライザ回路。 an input signal terminal, and a gain adjustment amplifier whose non-inverting input terminal is connected to the input signal terminal;
a first resistor interposed between the output terminal and the inverting input terminal of the amplifier and forming a feedback circuit; a second resistor having one end connected to the output terminal; and the second resistor. is inserted between the other end of the resistor and the inverting input terminal, and is connected to a variable resistance element that changes impedance on the inverting input terminal side and the second resistor side, and the variable resistance element. An equalizer circuit comprising a level adjustment circuit consisting of a resonant circuit, wherein the output terminal of the amplifier is connected to a connection portion between the variable resistance element and the resonant circuit through at least a capacitive element for correcting frequency characteristics.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5906583U JPS59166511U (en) | 1983-04-20 | 1983-04-20 | equalizer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5906583U JPS59166511U (en) | 1983-04-20 | 1983-04-20 | equalizer circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59166511U JPS59166511U (en) | 1984-11-08 |
JPH0224259Y2 true JPH0224259Y2 (en) | 1990-07-03 |
Family
ID=30189325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5906583U Granted JPS59166511U (en) | 1983-04-20 | 1983-04-20 | equalizer circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59166511U (en) |
-
1983
- 1983-04-20 JP JP5906583U patent/JPS59166511U/en active Granted
Also Published As
Publication number | Publication date |
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JPS59166511U (en) | 1984-11-08 |
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