JPH02232942A - Compound semiconductor device - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 150000001875 compounds Chemical class 0.000 title claims abstract description 13
- 230000007704 transition Effects 0.000 claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 31
- 239000012535 impurity Substances 0.000 abstract description 18
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 7
- 125000006850 spacer group Chemical group 0.000 abstract description 4
- 238000003860 storage Methods 0.000 abstract description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 2
- 241001663154 Electron Species 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 30
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓ （ガリュウム・砒素），／ＩＧａＡ
ｓ （アルミニウム・ガリュウム・砒素）等の化合物半
導体を用いて構成される化合物半導体装置に関し、特に
電子親和力の異なる２種の半導体界面に形成される２次
元電子ガスの電子濃度を制御電極により制御する高電子
移動度トランジスタの改良に関する．
〔発明の概要〕
本発明は、チャンネル層，電子供給層，遷移層低抵抗半
導体層が順次形成される化合物半導体装置において、そ
の制ｉ１１ｔ極を上記電子供給層中に接して形成するこ
とにより、素子特性のばらつきを抑えるものである。[Detailed description of the invention] [Industrial application field] The present invention is directed to GaAs (gallium arsenic), /IGaA
Regarding compound semiconductor devices constructed using compound semiconductors such as s (aluminum, gallium, arsenic), in particular, the electron concentration of a two-dimensional electron gas formed at the interface of two types of semiconductors with different electron affinities is controlled by a control electrode. Concerning improvements in high electron mobility transistors. [Summary of the Invention] The present invention provides a compound semiconductor device in which a channel layer, an electron supply layer, and a transition layer low-resistance semiconductor layer are sequentially formed, by forming the limiting i11t pole in contact with the electron supply layer. This suppresses variations in device characteristics.
化合物半導体装置の一種として電子親和力の異なる２種
の半導体界面に形成される２次元電子ガス（２ＤＥＣ）
の電子濃度を制御電極により制御する高電子移動度トラ
ンジスタ（所謂［｛ Ｅ Ｍ Ｔ ）が知られている。Two-dimensional electron gas (2DEC) is formed at the interface of two types of semiconductors with different electron affinities as a type of compound semiconductor device.
A high electron mobility transistor (so-called [{E M T )] in which the electron concentration of 2 is controlled by a control electrode is known.
第２図は、従来の高電子移動度トランジスタの一例を示
し、半絶縁性ＣａＡｓ基板２１上にチャンネル層として
のアンドープＧ ａ Ａ ｓ Ｎ ２ ２が形成され、
そのアンドーブＧａＡｓ層２２上に該アンドープＧａＡ
ｓ層２２よりも電子親和力が小さい電子供給層であるｎ
型のＡＩＣａＡｓ （Ａｌｏ，ｉＧａｏ．ｑＡｓ）層２
３が形成される。さらに、この高電子移動度トランジス
タには、そのＮ型のＡＩＧａＡｓ層２３上に遷移層であ
るアルミニウムの組成比が下から上に向けて０．３から
零に変化するＡ／！Ｘ Ｃａｔ−ｇ Ａｓ （Ｘは０．
３ −＝ Ｏ ）層２４が積層され、さらにその上に
低抵抗半導体層としてｎ型のＧａＡｓ層２５が積層され
る。制御電極２６はｎ型のＧａＡｓ層２５とＡｊ２ｘ
Ｇａ＋−ｘ Ａｓ層２４をリセスエッチングにてエッチ
ングした凹部（リセス溝）２７に形成され、ソース電極
２８，ドレイン電極２９の下部には、オーミックコンタ
クトのための合金化領域３０が形成される。このような
構造において、チャンネルはアンドープＧａＡｓ層２２
とＡｊ！ＧａＡｓ層２３の界面に形成され、制御電極２
６により制御される。FIG. 2 shows an example of a conventional high electron mobility transistor, in which undoped G a As N 2 2 is formed as a channel layer on a semi-insulating CaAs substrate 21.
On the undoped GaAs layer 22, the undoped GaAs
n which is an electron supply layer with a lower electron affinity than the s layer 22
Type AICaAs (Alo, iGao.qAs) layer 2
3 is formed. Furthermore, in this high electron mobility transistor, the composition ratio of aluminum, which is a transition layer, on the N-type AIGaAs layer 23 changes from 0.3 to zero from the bottom to the top. X Cat-g As (X is 0.
3-=O) layer 24 is laminated, and an n-type GaAs layer 25 is further laminated thereon as a low-resistance semiconductor layer. The control electrode 26 is composed of an n-type GaAs layer 25 and Aj2x
An alloyed region 30 for ohmic contact is formed in a recessed portion (recess groove) 27 formed by recess etching the Ga+-x As layer 24, and below the source electrode 28 and drain electrode 29. In such a structure, the channel is connected to the undoped GaAs layer 22.
and Aj! Formed at the interface of the GaAs layer 23, the control electrode 2
6.
また、このような構造の高電子移動度トランジスタにつ
いては、特公昭６３−５４２２８号公報にも同種のトラ
ンジスタが示されている。Regarding a high electron mobility transistor having such a structure, a similar type of transistor is also disclosed in Japanese Patent Publication No. 54228/1983.
ところが、上述の構造の高電子移動度トランジスタには
、デバイス特性がばらつくと言う技術的な課題がある。However, the high electron mobility transistor having the above structure has a technical problem in that device characteristics vary.
すなわち、第２図に示すように、制御電極２６は、エビ
タキシャル成長によって形成されるＡＮＸＧａ１−ｘＡ
ｓ層２４に至る凹部２７に設けられており、このＡ Ｉ
！ Ｘ Ｇ ａ ｌ−ｘ Ａ Ｓ層２４はＡｌとＧａの
組成比が膜厚に応じて変化する。さらに、凹部２７の形
成は、ソース・ドレイン間の電流をモニターしながら行
われるが、エビタキシャル層の不純物濃度，厚み等のパ
ラメーターのばらつきによって、エビタキシャル層の厚
みがばらつくことになり、その結果、ショットキー接触
部の濃度や組成比がばらついて、それがショットキー障
壁高さに影響し、デバイス特性がばらつくことになる。That is, as shown in FIG. 2, the control electrode 26 is made of ANXGa1-xA formed by epitaxial growth.
It is provided in the recess 27 reaching the s layer 24, and this
! The composition ratio of Al and Ga in the X Gal-x AS layer 24 changes depending on the film thickness. Furthermore, although the formation of the recess 27 is performed while monitoring the current between the source and drain, the thickness of the epitaxial layer will vary due to variations in parameters such as the impurity concentration and thickness of the epitaxial layer. , the concentration and composition ratio of the Schottky contact area vary, which affects the Schottky barrier height and causes variations in device characteristics.
また、遷移層上に制御電極を形成する素子構造も知られ
るが、各層のエビタキシャル成長のパラメータのばらつ
きが重畳され゛、結果的にデバイス特性がばらつくこと
になる．
そこで、本発明は上述の技術的な課題に鑑み、安定した
デバイス特性が得られる構造の化合物半導体装置の提供
を目的とする。Device structures in which control electrodes are formed on the transition layer are also known, but variations in the parameters of the epitaxial growth of each layer are superimposed, resulting in variations in device characteristics. Therefore, in view of the above-mentioned technical problems, the present invention aims to provide a compound semiconductor device having a structure that allows stable device characteristics to be obtained.
上述の技術的な課題を解決するために、本発明の化合物
半導体装置は、チャンネル層，電子供給層，遷移層．低
抵抗半導体層が順次形成され、制御電極が上記電子供給
層中に接して形成されることを特徴とする．
ここで、チャンネル層は、半絶縁性基板等の基板上に形
成される不純物を含有しない単結晶層であり、次の電子
供給層との間で電子親和力の違いによるヘテロ界面の近
傍に電子蓄積層を形成するものである．このチャンネル
層の一例としては、アンドープＧａＡｓ層が挙げられる
。電子供給層は、チャンネル層との間でヘテロ界面を形
成する不純物を含有した単結晶層であり、電子親和力は
チャンネル層のそれよりも小さい．また、その組成比や
不純物濃度は一定である．そして、この電子供給層中に
は制御電極が接して形成される。すなわち、制御電極が
電子供給層の表面或いは電子供給層に形成した溝内に形
成される。この電子供給層の一例としては、Ａ ｊ！
Ｇ ａ Ａ ｓ （ Ａ ｊ！ ０， ３ Ｇａ．，．
Ａｓ）層が挙げられ、不純物（ドナー）としては例えば
シリコンが導入される。チャンネル層と電子供給層の間
には例えばアンドープＡＩＧａＡｓ層等による薄いスベ
ーサ層を形成できる。In order to solve the above-mentioned technical problems, the compound semiconductor device of the present invention has a channel layer, an electron supply layer, a transition layer, . It is characterized in that low-resistance semiconductor layers are sequentially formed, and a control electrode is formed in contact with the electron supply layer. Here, the channel layer is a single crystal layer that does not contain impurities and is formed on a substrate such as a semi-insulating substrate, and electrons are accumulated near the hetero interface due to the difference in electron affinity between the channel layer and the next electron supply layer. It forms layers. An example of this channel layer is an undoped GaAs layer. The electron supply layer is a single crystal layer containing impurities that forms a heterointerface with the channel layer, and its electron affinity is smaller than that of the channel layer. Moreover, its composition ratio and impurity concentration are constant. A control electrode is formed in contact with this electron supply layer. That is, the control electrode is formed on the surface of the electron supply layer or in a groove formed in the electron supply layer. An example of this electron supply layer is A j!
Ga As (A j! 0, 3 Ga.,.
For example, silicon is introduced as an impurity (donor). A thin substrate layer made of, for example, an undoped AIGaAs layer can be formed between the channel layer and the electron supply layer.
遷移層は、電子供給層がＡｊ！ＧａＡｓ層である時は、
そのア．ルミニウムの組成比を膜厚に応じて遷移させる
層である。Ａｊ！ＧａＡｓ層の一例として、アルミニウ
ムの組成は、電子供給層側から表面側に向かって０．
３〜０へ変化する。低抵抗半導体層の一例としては、シ
リコンをドープしたｎ型のＧａＡｓ層が挙げられる．
〔作用〕
電子供給層は、その組成比や不純物濃度が一定である半
導体層であり、その組成比や不純物濃度のパラメータは
、との膜厚の部分でも同じ値にされる。従って、リセス
エッチングによって制御電極を形成する場合、遷移層に
制御電極を形成する場合に比較して、そのデバイス特性
がパラメーターに依存してばらつかなくなり、デバイス
の再現性に優れることになる。In the transition layer, the electron supply layer is Aj! When it is a GaAs layer,
That a. This is a layer in which the composition ratio of aluminum changes depending on the film thickness. Aj! As an example of a GaAs layer, the composition of aluminum increases from the electron supply layer side to the surface side.
Changes from 3 to 0. An example of a low resistance semiconductor layer is an n-type GaAs layer doped with silicon. [Operation] The electron supply layer is a semiconductor layer whose composition ratio and impurity concentration are constant, and the composition ratio and impurity concentration parameters are set to the same values even in the film thickness portion. Therefore, when the control electrode is formed by recess etching, the device characteristics do not vary depending on parameters and the device has excellent reproducibility, compared to when the control electrode is formed in the transition layer.
本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.
本実施例は、その制御電極６が電子供給層であるｎ型の
Ａ ＩＩ． Ｇ ａ Ａ ｓ Ｎ ａ中に接して形成さ
れる構造を有しており、デバイス特性のばらつきが抑え
られる構造とされる。In this embodiment, the control electrode 6 is an n-type A II. It has a structure that is formed in contact with Ga As Na, and has a structure that suppresses variations in device characteristics.
その構造は、第１図に示すように、半絶縁性ＧａＡｓ基
板ｌ上にチャンネル層としてのアンドープＧａＡｓ層２
が形成される。このアンドープＧａＡｓ層２の不純物濃
度は１０ｌＳｃ＋＋＋−’以下であり、その膜厚は５０
００人程度に形成される．このアンドープＧ ａ Ａ
ｓ 層２上には薄いスベーサ層１１が形成される．この
スペーサ層１ｌの膜厚は１０〜５０人であり、アンドー
プのＡｊ！ＧａＡｓ層からなる。スベーサＮ１１のアン
ドープＧａＡｓＮ２側の界面に２次元電子ガスからなる
電子蓄積層１２が形成される。そして、制御電極６に印
加される電圧によって電子蓄積層ｌ２の電子濃度が変化
する。As shown in FIG. 1, the structure consists of an undoped GaAs layer 2 as a channel layer on a semi-insulating GaAs substrate 1.
is formed. The impurity concentration of this undoped GaAs layer 2 is less than 10 lSc+++-', and the film thickness is 50 lSc+++-'.
It will be formed to about 00 people. This undoped G a A
A thin sublayer 11 is formed on the s layer 2. The thickness of this spacer layer 1l is 10 to 50, and the undoped Aj! It consists of a GaAs layer. An electron storage layer 12 made of a two-dimensional electron gas is formed at the interface of the substrate N11 on the undoped GaAsN2 side. Then, the electron concentration in the electron storage layer l2 changes depending on the voltage applied to the control electrode 6.
このスペーサ層１１上には、チャンネル層に対してヘテ
ロ界面を形成するように、電子親和力の小さいＡ／！Ｃ
；ａＡｓ層３が形成される。このＡＩＧａＡｓ層３は、
電子供給層であり、不純物としてシリコンがドーピング
される。特に、ＡＩＣ，ａＡｓ層３は、その組成比や不
純物濃度のパラメータがどの膜厚の部分でも同じ値にさ
れ、ＡｌとＧａの組成比は０．３対０．７と一定にされ
る。このＡＩ！ＧａＡｓ層３のｌｌｌｌ厚は、例えば闇
値電圧ｖｐを− ０． ５ Ｖにする場合において４０
０人であり、その不純物濃度は２Ｘ Ｉ Ｑ ”ｃｍ−
”とされる。そして、後述するようにＡ Ｉ Ｇ ａ
Ａ ｓ Ｎ ３には、リセスエッチングによって凹部（
リセス溝）７が形成され、制御電極６が形成される．
このような組成比や不純物濃度のパラメータが一定のＡ
４１！ Ｇ ａ Ａ ｓ Ｎ ３上には、遷移層であ
るＡｆＸＧａ，−．Ａｓ層４が形成される。このＡｆｆ
ｉ．Ｇａ，−．Ａｓ層４は、Ａｊ！ＧａＡｓ層３に接す
る下側から上側に向かって順次ＡｌとＧａの組成が遷移
する構造になっており、Ａ ｊ！ Ｘ Ｇ ａ ｌ−Ｘ
Ａ ｓ層４の下側がｘ ＝ ０． ３ ，上側がｘ＝
０となるようにＡ１とＧａの組成比が膜厚に応じて次第
に遷移する。このような遷移層の形成は、例えばＭＢＥ
法を用いた結晶成長工程において、ＡｆＡｓの供給量を
次第に減らすことで実現される。このＡＩＸＧａ．−Ｘ
Ａｓ層４の不純物濃度は、下側で２×ＩＱ ｊ ＠ ｃ
ｍ − ２とされ、上側で３ Ｘ ｌ Ｏ ”ｃｍ−３
に遷移する。また、Ａ ｅｘ Ｇ ａ ｌ−Ｘ Ａ ｓ
Ｎ ４は３００人程度の膜厚にされる。On this spacer layer 11, A/! having a small electron affinity is formed so as to form a hetero interface with the channel layer. C
;aAs layer 3 is formed. This AIGaAs layer 3 is
This is an electron supply layer and is doped with silicon as an impurity. In particular, the parameters of the composition ratio and impurity concentration of the AIC and aAs layer 3 are set to the same values regardless of the film thickness, and the composition ratio of Al and Ga is set to be constant at 0.3:0.7. This AI! The thickness of the GaAs layer 3 is such that, for example, the dark voltage vp is -0. 40 when setting it to 5 V
0 people, and its impurity concentration is 2X I Q ”cm-
”.And, as described later, A I Ga
A recessed portion (
A recess groove) 7 is formed, and a control electrode 6 is formed. A with constant parameters such as composition ratio and impurity concentration
41! On the G a As N 3 is a transition layer AfXGa, -. As layer 4 is formed. This Af
i. Ga, -. As layer 4 is Aj! It has a structure in which the composition of Al and Ga changes sequentially from the lower side in contact with the GaAs layer 3 to the upper side, and A j! X G a l-X
The lower side of the As layer 4 is x = 0. 3, the upper side is x=
The composition ratio of A1 and Ga gradually changes depending on the film thickness so that the ratio becomes 0. Formation of such a transition layer can be achieved by, for example, MBE.
This is achieved by gradually reducing the amount of AfAs supplied in the crystal growth process using the method. This AIXGa. -X
The impurity concentration of the As layer 4 at the bottom is 2×IQ j @ c
m − 2, and 3 X l O ” cm −3 on the upper side
Transition to. Also, A ex G a l-X A s
N4 is made to have a thickness of about 300 people.
この遷移層であるＡｊ！ｘ Ｇａ＋−ｇ Ａｓ層４の上
部には、単結晶の低砥抗半導体層であるｎ型のＧａＡｓ
層５が形成される．このＧａＡｓ層５は、ソース電極８
，ドレイン電極９との接続の抵抗を下げるために形成さ
れ、例えば不純物としてシリコンが導入される．その不
純物濃度は３ＸｌＯ”ＣＩ − ”であり、膜厚は３０
０人程度にされる。このＧａＡｓ Ｓ上には、ソース電
極８とドレイン電極９が形成される。これらソース電極
８，ドレイン電極９は、例えば金・ゲルマニウムと金の
積層構造からなる。これらソース電極８，ドレイン電極
９の下部には、熱処理によって合金化された抵抗性接続
領域ｌＯが形成される。この抵抗性接続領域ｌＯは電子
蓄積層１２に接続する。This transition layer Aj! On the top of the
Layer 5 is formed. This GaAs layer 5 has a source electrode 8
, is formed to lower the resistance of the connection with the drain electrode 9, and silicon is introduced as an impurity, for example. The impurity concentration is 3XlO"CI-", and the film thickness is 30
There will be about 0 people. A source electrode 8 and a drain electrode 9 are formed on this GaAs S layer. These source electrode 8 and drain electrode 9 have a laminated structure of, for example, gold/germanium and gold. A resistive connection region IO is formed under the source electrode 8 and drain electrode 9, which is alloyed by heat treatment. This resistive connection region lO connects to the electron storage layer 12.
ソース電極８とドレイン電極９の間の領域には、凹部７
がリセスエッチングによって形成され、その凹部７の底
部に接するように制御電極６が形成される。この四部７
は、十分に短い幅でＧａＡｓ層５，ＡＮｘ Ｇａｌ−ｘ
Ａｓ層４をそれぞれ貫いて形成され、電子供給層であ
るＡｊ２ＧａＡｓ層３に至っている。この凹部７の底部
の位置は、Ａ１ｘＧａＩ−ｘＡｓ層４とＡＩＧａＡｓ層
３の界面から深さ２だけ削った深さとされる。削る深さ
２が零でも良い。ＡｌＧａＡｓ層３中では、前述のよう
に組成比や不純物濃度のパラメータが一定であるため、
制御電極６をＡｊ！ＧａＡｓ層３中に接して形成させる
ことで、そのデバイス特性は安定し、その再現性に優れ
ることになる。A recess 7 is provided in the region between the source electrode 8 and the drain electrode 9.
is formed by recess etching, and the control electrode 6 is formed so as to be in contact with the bottom of the recess 7. This fourth part 7
is a GaAs layer 5, ANx Gal-x with a sufficiently short width.
They are formed penetrating each As layer 4 and reach the Aj2GaAs layer 3 which is an electron supply layer. The bottom of the recess 7 is located at a depth 2 removed from the interface between the A1xGaI-xAs layer 4 and the AIGaAs layer 3. The cutting depth 2 may be zero. In the AlGaAs layer 3, the composition ratio and impurity concentration parameters are constant as described above.
Control electrode 6 is Aj! By forming it in contact with the GaAs layer 3, its device characteristics are stabilized and its reproducibility is excellent.
次に、このような構造の本実施例の高電子移動度トラン
ジスタを製造する方法について簡単に説明すると、半絶
縁性ＧａＡｓ基板１上にアンドープＧａＡｓ層２が形成
される．そのアンドープＧａＡｓ層２上には薄いスペー
サ層ｌ１を介してＡＩ！ＧａＡｓ’（ＡＩ！ｏ．ｚ Ｇ
ａｏ．ｔ Ａｓ）層３が形成される。ＡｆｆｉＧａＡｓ
層３には、制御電極６が接して形成されるが、所要の闇
値電圧Ｖｐが得られるように、予め膜厚２程度すなわち
除去される分を見込んで厚く形成することが好ましい。Next, a method for manufacturing the high electron mobility transistor of this embodiment having such a structure will be briefly described. An undoped GaAs layer 2 is formed on a semi-insulating GaAs substrate 1. AI! is formed on the undoped GaAs layer 2 through a thin spacer layer l1. GaAs'(AI! o.z G
ao. tAs) layer 3 is formed. AffiGaAs
The control electrode 6 is formed in contact with the layer 3, but it is preferable to form the layer 3 thickly in advance so as to have a film thickness of about 2, ie, taking into account the amount to be removed, so as to obtain the required dark value voltage Vp.
その上にＸの値を０．３から０に次第に減少させて構成
されるＡｌｒ Ｇａｒ−ｘ Ａｓ層４が形成される。こ
のＡＩＸＧａｌ−ｘ Ａｓ［４上には、ＧａＡｓ層５が
形成される．これら各半導体層２〜５は例えばＭＢＥ法
により形成できる。Thereon, an Alr Gar-x As layer 4 is formed with the value of X gradually decreasing from 0.3 to 0. A GaAs layer 5 is formed on this AIX Gal-x As[4. Each of these semiconductor layers 2 to 5 can be formed by, for example, the MBE method.
各半導体層２〜５の形成後、ソース電極８とドレイン電
極９を蒸着法により形成する。更に、熱処理により抵抗
性接続領域ｌＯを得る。After forming each of the semiconductor layers 2 to 5, a source electrode 8 and a drain electrode 9 are formed by a vapor deposition method. Furthermore, a resistive connection region IO is obtained by heat treatment.
次に、制御電極を形成する予定の領域に、所要のエッチ
ング法により、凹部７を形成する。この時、所望の闇値
電圧Ｖｐ（又はＩ。）に設定するために、ソース・ドレ
イン間の電流値をモニターしながら小刻みにエッチング
を行う。そして、その凹部７にゲートメタルを選択的に
形成して制御電極６を形成する。例えばリフトオフによ
り微細な寸法の制御電極６が得られる。なお、制御電極
６の材料としては、アルミニウムを用いることができる
。Next, a recess 7 is formed in a region where a control electrode is to be formed by a required etching method. At this time, etching is performed little by little while monitoring the current value between the source and drain in order to set the desired dark value voltage Vp (or I.). Then, gate metal is selectively formed in the recess 7 to form the control electrode 6. For example, a control electrode 6 with fine dimensions can be obtained by lift-off. Note that aluminum can be used as the material for the control electrode 6.
本発明の化合物半導体装置は、組成比や不純物濃度の変
化のない電子供給層中に接して制御電極が形成されるた
め、ばらつきのない安定した特性のデバイスとなる。In the compound semiconductor device of the present invention, since the control electrode is formed in contact with the electron supply layer where the composition ratio and impurity concentration do not change, the device has stable characteristics without variations.
第１図は本発明の化合物半導体装置の一例の要部断面図
、第２図は従来の化合物半導体装置の一例の要部断面図
である。
ｌ・・・半絶縁性ＧａＡｓ基板
２・・・アンドープＧａＡｓ層
３−ＡＩＧａＡｓ層
４・Ａｌ．，ＩＧａ＋−ｘ Ａｓ層
５・・・ＧａＡｓ層
６・・・制御電極
特許出願人 ソニー株式会社
代理人弁理士 小池 晃（他２名）
第２図FIG. 1 is a sectional view of a main part of an example of a compound semiconductor device of the present invention, and FIG. 2 is a sectional view of a main part of an example of a conventional compound semiconductor device. l...Semi-insulating GaAs substrate 2...Undoped GaAs layer 3-AIGaAs layer 4.Al. , IGa+-x As layer 5...GaAs layer 6...Control electrode Patent applicant Sony Corporation patent attorney Akira Koike (and 2 others) Figure 2
Claims (1)
順次形成され、制御電極が上記電子供給層中に接して形
成された化合物半導体装置。A compound semiconductor device in which a channel layer, an electron supply layer, a transition layer, and a low resistance semiconductor layer are sequentially formed, and a control electrode is formed in contact with the electron supply layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298489A JPH02232942A (en) | 1989-03-07 | 1989-03-07 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298489A JPH02232942A (en) | 1989-03-07 | 1989-03-07 | Compound semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232942A true JPH02232942A (en) | 1990-09-14 |
Family
ID=12930175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298489A Pending JPH02232942A (en) | 1989-03-07 | 1989-03-07 | Compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232942A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656802B2 (en) * | 2000-02-04 | 2003-12-02 | Koninklijke Philps Electronics N.V. | Process of manufacturing a semiconductor device including a buried channel field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (en) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | Compound semiconductor device |
-
1989
- 1989-03-07 JP JP5298489A patent/JPH02232942A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (en) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | Compound semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656802B2 (en) * | 2000-02-04 | 2003-12-02 | Koninklijke Philps Electronics N.V. | Process of manufacturing a semiconductor device including a buried channel field effect transistor |
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