JPH02231830A - Serial transmission controller - Google Patents
Serial transmission controllerInfo
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- JPH02231830A JPH02231830A JP1052292A JP5229289A JPH02231830A JP H02231830 A JPH02231830 A JP H02231830A JP 1052292 A JP1052292 A JP 1052292A JP 5229289 A JP5229289 A JP 5229289A JP H02231830 A JPH02231830 A JP H02231830A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 82
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 35
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、異なる伝送制御手順を自動的に切換え伝送制
御するシリアル伝送制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a serial transmission control device that automatically switches between different transmission control procedures to control transmission.
従来の技術
シリアルデータ伝送において、その伝送制御手順は各種
業界．分野で異なり、複数の伝送制御手順により目的の
制御を実施する場合が多々存在する。この場合、従来は
個々の伝送制御手順を備えだ伝送制御装置をそれぞれ設
けるか、まだは伝送２ベー／
路に伝送制御手順変換装置を設けるかで目的の制御を実
施している。Conventional technology In serial data transmission, the transmission control procedure is used in various industries. Depending on the field, there are many cases in which desired control is implemented using multiple transmission control procedures. In this case, conventionally the desired control has been carried out by providing transmission control devices each with individual transmission control procedures, or by providing transmission control procedure conversion devices for the two transmission bays/paths.
発明が解決しようとする課題
しかしながら、前記の様に複数の伝送制御装置を設ける
、または伝送制御手順変換装置を設けることによる設備
規模，制御システムソフトの増大、人為的作業が発生す
る場合は、信頼性，迅速性の低下、伝送路に伝送制御手
順変換装置を設ける場合の信頼性．応答性の低下が発生
するという欠点を有していた。Problems to be Solved by the Invention However, as mentioned above, if a plurality of transmission control devices or a transmission control procedure conversion device is provided, the equipment scale, control system software increases, and human work is required. Reliability when installing a transmission control procedure conversion device on the transmission path. This method has the disadvantage of causing a decrease in responsiveness.
本発明は上記従来の課題を解決するだめに、ただ１つの
伝送制御装置を設けるものであり、コストの低減，応答
性の確保．伝送制御手順の自動切換えによる信頼性，迅
速性の確保を実現したシリアル伝送制御装置を提供する
ことを目的とする。In order to solve the above-mentioned conventional problems, the present invention provides only one transmission control device, thereby reducing costs and ensuring responsiveness. The purpose of the present invention is to provide a serial transmission control device that achieves reliability and speed by automatically switching transmission control procedures.
課題を解決するだめの手段
この目的を達成するために本発明のシリアル伝送制御装
置は、パリティエラー検出回路を備え、シリアルデータ
伝送において、一方の垂直パリティが偶数パリティ、も
う一方の垂直パリティが奇３ページ
数パリティとする２つの異なる伝送制御手順を自動的に
切換え、伝送制御するものである。Means for Solving the Problem To achieve this object, the serial transmission control device of the present invention includes a parity error detection circuit, and in serial data transmission, one vertical parity is an even parity and the other vertical parity is an odd parity. Two different transmission control procedures with three page number parities are automatically switched to control transmission.
作用
本発明は上記の構成により、シリアル伝送データの垂直
パリティが偶数パリティの場合は一方の伝送制御手順で
、垂直パリティが奇数パリティの場合はもう一方の伝送
制御手順で自動的に伝送制御を行なうことができる。According to the above configuration, the present invention automatically performs transmission control using one transmission control procedure when the vertical parity of serial transmission data is even parity, and automatically performs transmission control using the other transmission control procedure when the vertical parity is odd parity. be able to.
実施例
本発明の一実施例を、これを適用した磁気記録再生装置
のシリアル伝送制御装置と共に説明する。Embodiment An embodiment of the present invention will be described together with a serial transmission control device for a magnetic recording/reproducing apparatus to which the embodiment is applied.
第１図は磁気記録再生装置におけるシリアル伝送制御装
置５の機能ブロックを示す。受信データは、受信回路１
に入力され、制御装置３へと転送される。また受信デー
タは、受信回路１の出力に接続されたパリティエラー検
出回路２によりパリティエラーの有無を判定され、その
結果がパリティエラー検出回路２より制御装置３へ転送
される。FIG. 1 shows functional blocks of a serial transmission control device 5 in a magnetic recording/reproducing device. The received data is sent to the receiving circuit 1.
and is transferred to the control device 3. Further, the received data is checked by a parity error detection circuit 2 connected to the output of the reception circuit 1 to determine whether or not there is a parity error, and the result is transferred from the parity error detection circuit 2 to the control device 3 .
制御装置３は、パリティエラー検出回路２より転送され
たパリティエラー判定結果のデータにより、伝送制御手
順の選択を実施し、選択された伝送制御手順により送出
データの送出制御及び、磁気記録再生装置のシステム制
御装置６との制御を実行する。The control device 3 selects a transmission control procedure based on the data of the parity error determination result transferred from the parity error detection circuit 2, and controls the transmission of the transmission data and the magnetic recording/reproducing device according to the selected transmission control procedure. Executes control with the system control device 6.
第２図に本実施例におけるシリアル伝送制御装置６の具
体的な構成を示す。シリアル伝送制御装置５は、第１図
の受信回路１，送信回路４，パリティエラー検出回路２
を含むシリアルインターフェイスアダプタ（Ｓ工０）１
０と制御装置３を構成するマイクロプロセッサ（ＣＰＵ
）１３．プログラム記憶装置（ＲＯＭ）１４，データ記
憶装置（ＲＡＭ）１ｃｓとデータ受信用バッファ１１．
データ送信用バッファ１２とより構成される。シリアル
インターフェイスアダプタ１ｏは、データ受信用バッフ
ァ１１よりのデータの受信，データ送信用バッファ１２
への送出データの出力を行ないマイクロプロセッサ１３
によりパリティエラー検出モードを設定され、設定され
た条件によりパリティエラーの検出を実行する。例えば
、偶数パリティモードに設定され、受信バソファ１１よ
り奇６ベーン
数パリティの受信データを入力した場合はバリティエラ
ー発生の情報データを、奇数パリティモードに設定され
、受信バッファ１１よシ偶数パリティの受信データを入
力した場合はパリティエラー発生の情報をマイクロプロ
セッサ１３からの出力要求により出力する。シリアルイ
ンターフェイスアダプタ１０よりマイクロプロセッサ１
３への受信データの出力は、マイクロプロセッサ１３に
割込み要求を発生させ実行する。FIG. 2 shows a specific configuration of the serial transmission control device 6 in this embodiment. The serial transmission control device 5 includes a receiving circuit 1, a transmitting circuit 4, and a parity error detection circuit 2 shown in FIG.
Serial interface adapter (S-0) including 1
0 and a microprocessor (CPU) that constitutes the control device 3.
)13. A program storage device (ROM) 14, a data storage device (RAM) 1cs, and a data reception buffer 11.
It is composed of a data transmission buffer 12. The serial interface adapter 1o receives data from a data reception buffer 11 and receives data from a data transmission buffer 12.
The microprocessor 13
The parity error detection mode is set, and parity error detection is executed according to the set conditions. For example, if the even parity mode is set and reception buffer 11 receives data with an odd parity of 6 vanes, the parity error occurrence information data is set to the odd parity mode and the reception buffer 11 inputs data with an odd parity of 6 vanes. When received data is input, information on the occurrence of a parity error is output in response to an output request from the microprocessor 13. Microprocessor 1 from serial interface adapter 10
The output of the received data to the microprocessor 3 causes the microprocessor 13 to generate and execute an interrupt request.
マイクロプロセッサ１３は、シリアルインターフェイス
アダプタ１０からの割込み要求により受信データの入力
及び、パリティエラーの情報データの入力を実行し、パ
リティエラーの情報データにより伝送制御手順の選択を
実行する。例えば、マイクロプロセッサ１３がシリアル
インターフェイスアダプタ１０より６回連続してパリテ
ィエラー発生の情報データを入力した場合は、現在の伝
送制御手順からもう１つの伝送制御手順に制御手順を変
換し、シリアルインターフェイスアダプタ１０に対して
パリティエラー検出モードを現在が６へ−ノ
偶数パリティ検出モードならば奇数パリティ検出モード
に、現在が奇数パリティ検出モードならば偶数パリティ
検出モードに設定変更を実行する。The microprocessor 13 inputs received data and parity error information data in response to an interrupt request from the serial interface adapter 10, and selects a transmission control procedure based on the parity error information data. For example, if the microprocessor 13 receives information data indicating that a parity error has occurred six times in a row from the serial interface adapter 10, it converts the current transmission control procedure to another transmission control procedure, and converts the current transmission control procedure to another transmission control procedure. If the current parity error detection mode is set to 6 - even parity detection mode, the parity error detection mode is changed to odd parity detection mode for 10, and to even parity detection mode if the current is odd parity detection mode.
第２図のマイクロプロセッサ１３の動作を第３図〜第５
図の流れ図に示す。本実施例ではシリアルデータ転送に
おいて水平パリティが偶数パリティの伝送制御手順をＩ
，水平パリティが奇数パリティの伝送制御手順を■とし
ている。The operation of the microprocessor 13 in FIG. 2 is illustrated in FIGS. 3 to 5.
The flowchart shown in Figure. In this embodiment, the transmission control procedure when the horizontal parity is even parity in serial data transfer is
, the transmission control procedure when horizontal parity is odd parity is defined as ■.
第３図に示すようにマイクロプロセッサ１３は初期設定
後、ループ状態となり磁気記録再生装置のシステム制御
装置６，シリアルインターフェイスアダプタ１０へのデ
ータの出力要求がないかの監視を行なう。初期設定では
シリアルインターフェイスアダプタ１ｏを偶数パリティ
検出モードに設定し、伝送制御手順はＩのモードに設定
する。As shown in FIG. 3, after initialization, the microprocessor 13 enters a loop state and monitors the system controller 6 and serial interface adapter 10 of the magnetic recording/reproducing apparatus for data output requests. In the initial settings, the serial interface adapter 1o is set to even parity detection mode, and the transmission control procedure is set to mode I.
第４図は、シリアルインターフェイスアダプタ１０が受
信データバッファ１１よりデータを受信した場合にマイ
クロプロセッサ１３に割込み要求を発生させる。その場
合の処理を示す。マイクロプロセッサ１３は、シリアル
インターフェイスア７べ−／
ダプタ１ｏより受信データ及び、バリティエラー発生情
報データを入力し、パリティエラー発生の有無を判断す
る。パリティエラー発生の場合は、パリティエラー発生
処理（ＲＸ−ＥＲＲ）を実行する。パリティエラーが発
生していない場合は、現在の伝送制御手順が１．１のど
ちらかであるかの判断を実行し、選択された制御手順に
より伝送制御を実行し、処理が終了次第、割込み処理よ
り復帰する。In FIG. 4, when the serial interface adapter 10 receives data from the receive data buffer 11, it generates an interrupt request to the microprocessor 13. The processing in that case is shown below. The microprocessor 13 inputs received data and parity error occurrence information data from the serial interface adapter 7/adapter 1o, and determines whether or not a parity error has occurred. If a parity error occurs, parity error generation processing (RX-ERR) is executed. If a parity error has not occurred, it is determined whether the current transmission control procedure is 1 or 1, transmission control is executed according to the selected control procedure, and as soon as the processing is completed, interrupt processing I will return more.
第６図は、パリティエラー発生処理（ＲＸ−４ＲＲ）を
示す。パリティエラーの発生回数をカウントし６回連続
でパリティエラーが発生した場合は、伝送制御手順が変
わったと判断し、現在の伝送制御手順が１の場合は、伝
送制御手順を■に、またシリアルインターフェイスアダ
プタ１０のパリティ検出モードを奇数パリティモードに
設定し、現在の伝送制御手順が■の場合は、伝送制御手
順をＩにし、シリアルインターフェイスアダプタ１ｏを
偶数パリティモードに設定変更を実施する。FIG. 6 shows parity error generation processing (RX-4RR). Count the number of parity errors that occur, and if a parity error occurs six times in a row, it is determined that the transmission control procedure has changed, and if the current transmission control procedure is 1, change the transmission control procedure to If the parity detection mode of the adapter 10 is set to the odd parity mode and the current transmission control procedure is (2), the transmission control procedure is set to I and the setting of the serial interface adapter 1o is changed to the even parity mode.
以上の処理により、シリアル伝送データの垂直パリティ
が偶数パリティの場合は一方の伝送制御手順で、垂直パ
リティが奇数パリティの場合はもう一方の伝送制御手順
で自動的に伝送制御を実施している。Through the above processing, transmission control is automatically performed using one transmission control procedure when the vertical parity of the serial transmission data is even parity, and using the other transmission control procedure when the vertical parity is odd parity.
上記の実施例では、誤判断を防ぐ為に伝送制御手順の切
換えの判断基準をパリティエラーの５回連続発生とし、
またパリティエラー発生時の受信データを無効としてい
る。なお、伝送制御手順の切換えの判断基準であるパリ
ティエラー５回連続発生については、データ伝送路を含
むデータ伝送システムの信頼性によシ求まる連続発生回
数としてもよく、またパリティエラー発生時の受信デー
タを有効としてもよい。In the above embodiment, in order to prevent erroneous judgments, the criterion for switching the transmission control procedure is the occurrence of five consecutive parity errors.
Also, the received data when a parity error occurs is invalidated. Note that the number of consecutive occurrences of parity errors, which is a criterion for switching the transmission control procedure, may be determined by the number of consecutive occurrences determined by the reliability of the data transmission system including the data transmission path, or the Data may be valid.
発明の効果
以上のように本発明のシリアル伝送制御装置は、伝送制
御手順を自動的に切換える構成としたことにより、人為
的作業が発生せず、データ伝送の信頼性を確保でき、し
かも伝送制御装置が１つであるから、ハード及びソフト
のコストの低減，データ伝送の応答性を確保することが
できるなど工業９ベーノ
的価値の犬なるものである。Effects of the Invention As described above, the serial transmission control device of the present invention is configured to automatically switch transmission control procedures, thereby eliminating the need for manual work, ensuring reliability of data transmission, and improving transmission control. Since there is only one device, it has great industrial value, such as reducing hardware and software costs and ensuring responsiveness in data transmission.
第１図は本発明の一実施例におけるシリアル伝送制御装
置の機能ブロック図、第２図はシリアル伝送制御装置の
回路図、第３図，第４図，第６図は本実施例の動作説明
のだめのフローチャートである。
１・・・・・・受信回路、２・・・・・・パリティエラ
ー検出回路、３・・・・・・制御装置、４・・・・・・
送信回路、５・・・・・・シリアル伝送制御装置、６・
・・・・・磁気記録再生装置に於けるシステム制御装置
、１Ｑ・・・・・・シリアルインターフェイスアダプタ
、１１・・・・・・受信バッファ、１２・・・・・・送
信バッファ、１３・・・・・・マイクロプロセッサ、１
４・・・・・・プログラム記憶装置、１５・・・・・・
データ記憶装置。
代理人の氏名 弁理士 粟 野 重 孝 ほか１名第
図
第
図Fig. 1 is a functional block diagram of a serial transmission control device in an embodiment of the present invention, Fig. 2 is a circuit diagram of the serial transmission control device, and Figs. 3, 4, and 6 are explanations of the operation of this embodiment. This is a flowchart of Nodame. DESCRIPTION OF SYMBOLS 1... Receiving circuit, 2... Parity error detection circuit, 3... Control device, 4...
Transmission circuit, 5... Serial transmission control device, 6.
...System control device in magnetic recording and reproducing device, 1Q ... Serial interface adapter, 11 ... Reception buffer, 12 ... Transmission buffer, 13 ... ...Microprocessor, 1
4...Program storage device, 15...
Data storage device. Name of agent: Patent attorney Shigetaka Awano and one other person
Claims (1)
を用いたシリアルデータ伝送において、一方の垂直パリ
テイが偶数パリテイ、もう一方の垂直パリテイが奇数パ
リテイとする２つの異なる伝送制御手順を自動的に切換
え伝送制御することを特徴とするシリアル伝送制御装置
。In serial data transmission using a serial transmission control device equipped with a parity error detection circuit, transmission automatically switches between two different transmission control procedures in which one vertical parity is an even parity and the other vertical parity is an odd parity. A serial transmission control device characterized by controlling.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052292A JP2733283B2 (en) | 1989-03-03 | 1989-03-03 | Serial transmission control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052292A JP2733283B2 (en) | 1989-03-03 | 1989-03-03 | Serial transmission control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231830A true JPH02231830A (en) | 1990-09-13 |
| JP2733283B2 JP2733283B2 (en) | 1998-03-30 |
Family
ID=12910729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052292A Expired - Fee Related JP2733283B2 (en) | 1989-03-03 | 1989-03-03 | Serial transmission control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733283B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276835A (en) * | 1985-09-30 | 1987-04-08 | Canon Inc | Transmission control system |
| JPS62281628A (en) * | 1986-05-30 | 1987-12-07 | Nec Corp | Data communication equipment |
-
1989
- 1989-03-03 JP JP1052292A patent/JP2733283B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276835A (en) * | 1985-09-30 | 1987-04-08 | Canon Inc | Transmission control system |
| JPS62281628A (en) * | 1986-05-30 | 1987-12-07 | Nec Corp | Data communication equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2733283B2 (en) | 1998-03-30 |
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