JPH02228761A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH02228761A JPH02228761A JP1050387A JP5038789A JPH02228761A JP H02228761 A JPH02228761 A JP H02228761A JP 1050387 A JP1050387 A JP 1050387A JP 5038789 A JP5038789 A JP 5038789A JP H02228761 A JPH02228761 A JP H02228761A
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Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
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- 238000004659 sterilization and disinfection Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明け、マルチプロセッサシステムにおいて並列処
理を行う時に、高速にメモリアクセスを行うメモリ制旬
装置に関するものである。
理を行う時に、高速にメモリアクセスを行うメモリ制旬
装置に関するものである。
第２図は例えば“３２ビツトマイクロプロセツサの全容
″（日経マグロウヒル（株）、昭和６１年１２月１０日
発行）に示された従来のストアイソ方式により、キャッ
シュの内容の更新と主記憶の更新を行うシステムの構成
図であり９図において、 （Ｉａ）、（１１））はそ
れぞれＣＰＵを示し＋ （２！Ｉ）＊（２ｂ）はＣＰ
Ｕ内のＣＰＵキャッジ：Ｌ、 （５ａ）。
″（日経マグロウヒル（株）、昭和６１年１２月１０日
発行）に示された従来のストアイソ方式により、キャッ
シュの内容の更新と主記憶の更新を行うシステムの構成
図であり９図において、 （Ｉａ）、（１１））はそ
れぞれＣＰＵを示し＋ （２！Ｉ）＊（２ｂ）はＣＰ
Ｕ内のＣＰＵキャッジ：Ｌ、 （５ａ）。
（ｘｂ）はそれぞれＣＰＵキャッシュ（２う）、（２１
））内にあるデータのアドレス情報を持つディレクトリ
、 （４！ｌ） 、 （４ｂ）はそれぞれｃ ｐ ｔ
ｙ （ａｓ） 、 （Ｉｂ）内の命令実行装置、ｆ５）
は上記ｔｍ装青、（６）はシステム割判装置、（７）は
（ｇａ） 、 （３ｂ） と同じ内容を持つディレク
トリ、 （８ｇ）、（８ｂ） はＣＰ Ｕ （１５
１） 、 （Ｉｂ）に取り込むデータに関するアドレス
情報ヲｃｐｔｙ（１！ｌ）、 （＋１）） と命令実
行装置／（む）、（４１）） の間で転送するアドレス
バス、（９）はアドレスバス（８ａ）（８ｂ）より入手
し九アドレス情報がディレクトリ（７）内に存在するか
どうか判定するアドレスサーチ回路、（１０う）、 （
１０ｂ） 、 （ＩＯｃ）はＣＰＵキャッシュ（２９）
、（２ｂ） 主記憶（５）の間でデータ及び、アドレ
スを転送するアドレス・データバス、ｃｎＲアト°レス
・データバス（１ｏａ） 、 （ｌＯｂ） 、 （Ｉｎ
ｃ）の制（２）を行うバス制御回路、 Ｉ′［’ａはア
ドレスサーチ回路（９）トバス制＠回路αｎの背の制＠
信号線、０３はフェッチするデータのアドレス情報をバ
ス制御回路αＢへ送るアドレスバスである。
））内にあるデータのアドレス情報を持つディレクトリ
、 （４！ｌ） 、 （４ｂ）はそれぞれｃ ｐ ｔ
ｙ （ａｓ） 、 （Ｉｂ）内の命令実行装置、ｆ５）
は上記ｔｍ装青、（６）はシステム割判装置、（７）は
（ｇａ） 、 （３ｂ） と同じ内容を持つディレク
トリ、 （８ｇ）、（８ｂ） はＣＰ Ｕ （１５
１） 、 （Ｉｂ）に取り込むデータに関するアドレス
情報ヲｃｐｔｙ（１！ｌ）、 （＋１）） と命令実
行装置／（む）、（４１）） の間で転送するアドレス
バス、（９）はアドレスバス（８ａ）（８ｂ）より入手
し九アドレス情報がディレクトリ（７）内に存在するか
どうか判定するアドレスサーチ回路、（１０う）、 （
１０ｂ） 、 （ＩＯｃ）はＣＰＵキャッシュ（２９）
、（２ｂ） 主記憶（５）の間でデータ及び、アドレ
スを転送するアドレス・データバス、ｃｎＲアト°レス
・データバス（１ｏａ） 、 （ｌＯｂ） 、 （Ｉｎ
ｃ）の制（２）を行うバス制御回路、 Ｉ′［’ａはア
ドレスサーチ回路（９）トバス制＠回路αｎの背の制＠
信号線、０３はフェッチするデータのアドレス情報をバ
ス制御回路αＢへ送るアドレスバスである。
つぎに動作について説明するっ
ここでは０ＰＵ１（ｌａ）の動作を中心に、 ０ＰＵ
Ｉ（１５）内の命令実行装置（４ａ）がデータを読み出
しにいくとき、書き込みにくい時に分けて説明する。
Ｉ（１５）内の命令実行装置（４ａ）がデータを読み出
しにいくとき、書き込みにくい時に分けて説明する。
まず、データの読み出しをする時は、 Ｃ！ＰＵ１（
１！Ｉ） がディレクトリ（３つ）をサーチすること
によりキャッシュ（２ｓ）に必要なデータが存在するか
確認する。存在すれば命令実行袋＋１（４９） はキ
ャッシュ（２！ｌ） からデータを読み出す。存在しな
い時はアドレスバス（８！ｌ） を１更用してそのデ
ータに関するアドレス情報をシステム割判装置（６）に
送る。システム割判装置（６）は送られてきたアドレス
情報と同一のものがディレクトリ（７）内に存在するか
どうかアドレスサーチ回路（９）を用いてサーチする。
１！Ｉ） がディレクトリ（３つ）をサーチすること
によりキャッシュ（２ｓ）に必要なデータが存在するか
確認する。存在すれば命令実行袋＋１（４９） はキ
ャッシュ（２！ｌ） からデータを読み出す。存在しな
い時はアドレスバス（８！ｌ） を１更用してそのデ
ータに関するアドレス情報をシステム割判装置（６）に
送る。システム割判装置（６）は送られてきたアドレス
情報と同一のものがディレクトリ（７）内に存在するか
どうかアドレスサーチ回路（９）を用いてサーチする。
サーチの結果、同一のものが存在しない時はパス制御信
号線ｒｉｚによりバス制＠回路ＩＩ９に対して主記憶Ｗ
Ｔｆ５＋からデータをフェッチするように指示スる。フ
ェッチするデータのアドレス情報はアドレスバスＴＩ３
によりバス制＠回路＋ＩＩＩＫ渡す、バス艶１＠何路α
ｎｕデータバス（１０２り、 （１０ｃ） を用いて
主記憶装置（５）からＣＰ Ｕ （１！Ｉ） にデー
タを転送する。アドレスサーチ回路（９）でのサーチの
結果、ディレクトリ（７）内に同一のアドレスが存在し
乏場合（池のＣＰＵがそのデータを持ってい念場合）は
データバス制佛信号＠Ｉ′１′３によりバス制＠回路α
０に対してｃ ｐ ｒｙ ２ （Ｉｂ） からデータ
をフェッチするように指示する。バス制＠回路αｆｌは
データバス（ｔａｂ）、 （ｔｏち）を用いてＣＰＴＴ
２（１１）） からＣＰＵ１（１つ）にデータを転送す
る。フェッチするデータのアドレス情報はアドレスバス
ａ３によりバス制［有］回路ａＯに渡す。
号線ｒｉｚによりバス制＠回路ＩＩ９に対して主記憶Ｗ
Ｔｆ５＋からデータをフェッチするように指示スる。フ
ェッチするデータのアドレス情報はアドレスバスＴＩ３
によりバス制＠回路＋ＩＩＩＫ渡す、バス艶１＠何路α
ｎｕデータバス（１０２り、 （１０ｃ） を用いて
主記憶装置（５）からＣＰ Ｕ （１！Ｉ） にデー
タを転送する。アドレスサーチ回路（９）でのサーチの
結果、ディレクトリ（７）内に同一のアドレスが存在し
乏場合（池のＣＰＵがそのデータを持ってい念場合）は
データバス制佛信号＠Ｉ′１′３によりバス制＠回路α
０に対してｃ ｐ ｒｙ ２ （Ｉｂ） からデータ
をフェッチするように指示する。バス制＠回路αｆｌは
データバス（ｔａｂ）、 （ｔｏち）を用いてＣＰＴＴ
２（１１）） からＣＰＵ１（１つ）にデータを転送す
る。フェッチするデータのアドレス情報はアドレスバス
ａ３によりバス制［有］回路ａＯに渡す。
つぎに、データの書き込みをする時は、 ｃｐａｌ（
１！ｌ） がディレクトリ（３う）をサーチするこ七
によりキャッシュ（２う）に必要なデータが存在するか
確認する。それと同時にアドレスバス（８！Ｉ） を
使用してそのデータに関するアドレス情報をシステム情
匈装賃（６）に送り、システム装伺装電（６）は送られ
てきたアドレス情報き同一のものがディレクトリ（７）
内に存在するかどうかアドレスサーチ回路９）を用いて
す、−チする。キャッシュ（２９） 内に必要なデータ
が存在し、池のＣＰＵが同じキャシュブロックを持って
いない場合は命令実行装置（４９）はキャッシュ（２！
ｌ） にそのままデータを書き込・む。
１！ｌ） がディレクトリ（３う）をサーチするこ七
によりキャッシュ（２う）に必要なデータが存在するか
確認する。それと同時にアドレスバス（８！Ｉ） を
使用してそのデータに関するアドレス情報をシステム情
匈装賃（６）に送り、システム装伺装電（６）は送られ
てきたアドレス情報き同一のものがディレクトリ（７）
内に存在するかどうかアドレスサーチ回路９）を用いて
す、−チする。キャッシュ（２９） 内に必要なデータ
が存在し、池のＣＰＵが同じキャシュブロックを持って
いない場合は命令実行装置（４９）はキャッシュ（２！
ｌ） にそのままデータを書き込・む。
キャッシュ（２ｇ）内に必要なデータが存在し、他のＣ
ＰＵが同じキャッシュブロックを持ってい之場合は、池
のＣＰ Ｕ２ （ｌｂ） のキャッシュブロックを無
効化してから、命令実行袋・凌（４ａ） Ｆｉキャッシ
ュ（２９）にデータをｉｐ込む、＄ヤッシュ（２５）に
デー４を書き込む、キャッシュ（２う）内に必安なデー
タが存在せず、他のＣＰＵも同じキャッシュブロックを
持っていない場合は、バス制御信号線１３によりパス制
＠回路αυに対して主記憶装’ｆ ＋５）からデータを
フェッチするように指示する。
ＰＵが同じキャッシュブロックを持ってい之場合は、池
のＣＰ Ｕ２ （ｌｂ） のキャッシュブロックを無
効化してから、命令実行袋・凌（４ａ） Ｆｉキャッシ
ュ（２９）にデータをｉｐ込む、＄ヤッシュ（２５）に
デー４を書き込む、キャッシュ（２う）内に必安なデー
タが存在せず、他のＣＰＵも同じキャッシュブロックを
持っていない場合は、バス制御信号線１３によりパス制
＠回路αυに対して主記憶装’ｆ ＋５）からデータを
フェッチするように指示する。
フェッチするデータのアドレス情報はアドレスバス１１
３によりバス制＠回路συに嫂すっバス？１ｉｌｌ ＠
回路αＤはデータバス（ＩＯｃ）、 （１０！ｌ）
を用いて主記憶装［１５１からＣＰＵ（＋う）にデータ
を転送し、命令実行装置（４つ）はキャッシュ（２５）
にデータを書き込む、キャッシュ（２！ｌ）内に必要な
データが存在せず、他のＣＰＵが同じキャッシュブロッ
クを持ってい九場合はデータバス側倒信号線Ｕによりバ
ス割判回路［１１１に対してＣＰＵｚ（Ｉｂ） からデ
ータをフェッチするように指示するっバス制＃１回路σ
υはデータバス（ＩＯ’ｂ） 、 （＋０５）を用いて
ＯＰ Ｕ （Ｉｂ）からＯＰ Ｕ （１！ｌ） にデ
ータを転送する。その後他のＣＰ Ｕ （ｌｔ＋）のキ
ャッシュブロックを無効化してから、命令実行装’ｔ（
４１）はキャッシュ（２！ｌ）にデータを書き込む。
３によりバス制＠回路συに嫂すっバス？１ｉｌｌ ＠
回路αＤはデータバス（ＩＯｃ）、 （１０！ｌ）
を用いて主記憶装［１５１からＣＰＵ（＋う）にデータ
を転送し、命令実行装置（４つ）はキャッシュ（２５）
にデータを書き込む、キャッシュ（２！ｌ）内に必要な
データが存在せず、他のＣＰＵが同じキャッシュブロッ
クを持ってい九場合はデータバス側倒信号線Ｕによりバ
ス割判回路［１１１に対してＣＰＵｚ（Ｉｂ） からデ
ータをフェッチするように指示するっバス制＃１回路σ
υはデータバス（ＩＯ’ｂ） 、 （＋０５）を用いて
ＯＰ Ｕ （Ｉｂ）からＯＰ Ｕ （１！ｌ） にデ
ータを転送する。その後他のＣＰ Ｕ （ｌｔ＋）のキ
ャッシュブロックを無効化してから、命令実行装’ｔ（
４１）はキャッシュ（２！ｌ）にデータを書き込む。
従来の９ マルチプロセッサシステムにおけるメモリア
クセス装置は以上のように構成されているので、同じキ
ャッシュブロック内のデータにｉｆｆのＣＰＵが続けて
書き通入にいく場合に、キャッシュの無効化とキャッシ
ュへのデータの転送が頻繁に起こることに彦り、実行速
変が低下するという問題点かあつｆｃつ 例えば、下記１ｉｓｔ １に示すようなＦＯＲＴＲＡ
Ｎのプログラム（Ｄｏループによる繰り返し実行）を２
台のｃｐｔｒで、工の値が２ｎ−＋ （１（＝ ｎ（＝
５０ ）の時をＣＰＵＩが実行し、工の値が２ｎ（１
（＝ｎ（＝５０）の時をＣ！ＰＵ２が実行するようにし
て、並列処理する場合のことを考える。
クセス装置は以上のように構成されているので、同じキ
ャッシュブロック内のデータにｉｆｆのＣＰＵが続けて
書き通入にいく場合に、キャッシュの無効化とキャッシ
ュへのデータの転送が頻繁に起こることに彦り、実行速
変が低下するという問題点かあつｆｃつ 例えば、下記１ｉｓｔ １に示すようなＦＯＲＴＲＡ
Ｎのプログラム（Ｄｏループによる繰り返し実行）を２
台のｃｐｔｒで、工の値が２ｎ−＋ （１（＝ ｎ（＝
５０ ）の時をＣＰＵＩが実行し、工の値が２ｎ（１
（＝ｎ（＝５０）の時をＣ！ＰＵ２が実行するようにし
て、並列処理する場合のことを考える。
Ｄｏ １００ 工＝ １ 、 １００Ａ（１）二
Ｂ（１）＋Ｃ（１）文Ｉ Ｄ（１）二Ａ（ニー１）本Ｓ 文 ２ ｆｏｅ Ｃ！ＯＮＴ工ＮＵＫ １１ｅｔ １ 例えば文１の配列Ａに注目すると、配列の要素はメモリ
の連続番地におかれる之め、配列Ａのデータを含むキャ
ッシュブロックにはＣＰＵ１（Ｉａ）とｃｐａ２（Ｉｂ
） が交互に書き込みだい（ことになる、この時の動
作を考えて入るさ９例えば。
Ｂ（１）＋Ｃ（１）文Ｉ Ｄ（１）二Ａ（ニー１）本Ｓ 文 ２ ｆｏｅ Ｃ！ＯＮＴ工ＮＵＫ １１ｅｔ １ 例えば文１の配列Ａに注目すると、配列の要素はメモリ
の連続番地におかれる之め、配列Ａのデータを含むキャ
ッシュブロックにはＣＰＵ１（Ｉａ）とｃｐａ２（Ｉｂ
） が交互に書き込みだい（ことになる、この時の動
作を考えて入るさ９例えば。
Ｃ！ＰＵＩ（Ｉｓ） が書き込んだキャッシュブロッ
クにＣＰＵ２（ｌｂ） が書き込みにいく時にはＣＰＵ
２のキャッシュ（２ｔ＋） 内のそのキャッシュブロ
ックは無効化されているため（ｃｐｔｙｚのキャッシュ
（２ｂ）にそのキャッシュブロックがあるトキ）。
クにＣＰＵ２（ｌｂ） が書き込みにいく時にはＣＰＵ
２のキャッシュ（２ｔ＋） 内のそのキャッシュブロ
ックは無効化されているため（ｃｐｔｙｚのキャッシュ
（２ｂ）にそのキャッシュブロックがあるトキ）。
ＣＰＵ １ （１！ｌ）のキャッシュ（２ａ） から
該当するキャッシュブロックを読み出してきて、ＣＰＤ
Ｉのキャッシュ（２９） 内のキャッシュブロックを無
効化して書き込みを行う、つぎにＣＰＵ１（１！ｌ）が
そのキャッシュブロックに書き込みにい（時には同様に
、Ｃ！ＰＵ１のキャッシュ（２！１） 内のそのキャ
ッシュブロックは無効化されている几め。
該当するキャッシュブロックを読み出してきて、ＣＰＤ
Ｉのキャッシュ（２９） 内のキャッシュブロックを無
効化して書き込みを行う、つぎにＣＰＵ１（１！ｌ）が
そのキャッシュブロックに書き込みにい（時には同様に
、Ｃ！ＰＵ１のキャッシュ（２！１） 内のそのキャ
ッシュブロックは無効化されている几め。
ＣＰＵ２のキャッシュ（２ｂ）から該当するキャッシュ
ブロックを読み吊してきて、Ｃ！ＰＵ２のキャッシュ（
２！ｌ） 内のキャッシュブロックを無効化して書き
込みを行う、このようにキャッシュブロックの無効化と
転送を操り返すことになり、効率が悪いつ この発明は上記のような問題点を解消する乏めになされ
念もので、マルチプロセッサシステムにおいて、並列処
理を行う時に、同じキャッシュブロックに対して続けて
書き込みにいく待合に、効率の悪いキャッシュブロック
の無効化と転送の繰り返しを押さえ、効率の良いメモリ
アクセスが可能な＝］１ｕｌｊを得ることを目的とする
っ〔課題を解決する九めの手段〕 この発明に係る。マルチプロセッサシステムにおけるメ
モリ制＠装置は、各々のｃｐａがもつＣＰＵキャッシュ
の他に、そのＣＰＵが共有してアクセスできる共有キャ
ッシュを持ち、キャッシュの側倒方式を通常モードと並
列実行モードの２通り設け、キャッシュの制菌方式を変
えるための並列実行モードフラグを設け、プログラムの
中からこの並列実行モードフラグをｏ ｎ −ｏ ｆ
ｆ ｌ、てメモリ側倒装置の実行モードを変更できるよ
うにし之ものである。並列実行モードフラグをｏｎ−ｏ
ｆｆする命令はコンパイラ等が同じキャッシュブロック
に対して複数のＯＰＵが続けて書き込みにいくような場
合を判定して挿入するか９ プログラマ−が自らプログ
ラム中に挿入するようにする。
ブロックを読み吊してきて、Ｃ！ＰＵ２のキャッシュ（
２！ｌ） 内のキャッシュブロックを無効化して書き
込みを行う、このようにキャッシュブロックの無効化と
転送を操り返すことになり、効率が悪いつ この発明は上記のような問題点を解消する乏めになされ
念もので、マルチプロセッサシステムにおいて、並列処
理を行う時に、同じキャッシュブロックに対して続けて
書き込みにいく待合に、効率の悪いキャッシュブロック
の無効化と転送の繰り返しを押さえ、効率の良いメモリ
アクセスが可能な＝］１ｕｌｊを得ることを目的とする
っ〔課題を解決する九めの手段〕 この発明に係る。マルチプロセッサシステムにおけるメ
モリ制＠装置は、各々のｃｐａがもつＣＰＵキャッシュ
の他に、そのＣＰＵが共有してアクセスできる共有キャ
ッシュを持ち、キャッシュの側倒方式を通常モードと並
列実行モードの２通り設け、キャッシュの制菌方式を変
えるための並列実行モードフラグを設け、プログラムの
中からこの並列実行モードフラグをｏ ｎ −ｏ ｆ
ｆ ｌ、てメモリ側倒装置の実行モードを変更できるよ
うにし之ものである。並列実行モードフラグをｏｎ−ｏ
ｆｆする命令はコンパイラ等が同じキャッシュブロック
に対して複数のＯＰＵが続けて書き込みにいくような場
合を判定して挿入するか９ プログラマ−が自らプログ
ラム中に挿入するようにする。
この発明におけるメモリアクセス制＠装置ｌ廿。
並列実行モードフラグが立っている場合は、キャッシュ
の割判は並列実行モードで行われるユ並列実行モードで
け各々のＣＰＵけデータアクセス時にＣＰＵキャッシュ
を使わず、共有キャッシュから全てアクセスするように
制鴫する。
の割判は並列実行モードで行われるユ並列実行モードで
け各々のＣＰＵけデータアクセス時にＣＰＵキャッシュ
を使わず、共有キャッシュから全てアクセスするように
制鴫する。
ま念この発明におけるメモリアクセス制儒装置は、並列
実行モードフラグが立っている場合は。
実行モードフラグが立っている場合は。
キャッシュの制仰は並列実行モードで行われるつ並列実
行モードでは各々のＣＰＵけデータアクセス時に、並列
実行モード内で読み出ししか行われないキャッシュブロ
ックはＣＰＵキャッシュからアクセスし、書き込みが行
われるキャッシュブロックは、共有キャッシュからアク
セスするように制仰するものである。つまり、データの
書き込みにいく時はＣＰＵキャッシュ内にそのデータが
有っても必ず共有キャッシュに書き込みにいく時（この
時自分のＣＰＵキャッシュには書き込みを行わない）、
そのときＣＰＵキャッシュ（自分のＣＰＵキャッシュ及
び池系のＣＰＵキャッシュ）がそのデータを持っていた
時はそのＣＰＵキャッシュ内の該当するキャッシュブロ
ックを無効化するっデータの読入出し時にけＣＰＵキャ
ッシュに求めるデータがあればＣＰＵキャッシュからデ
ータを読み出し、Ｃ！ＰＵキャッシュに無くて共有キャ
ッシュにあれば共有キャッシュから読み出し。
行モードでは各々のＣＰＵけデータアクセス時に、並列
実行モード内で読み出ししか行われないキャッシュブロ
ックはＣＰＵキャッシュからアクセスし、書き込みが行
われるキャッシュブロックは、共有キャッシュからアク
セスするように制仰するものである。つまり、データの
書き込みにいく時はＣＰＵキャッシュ内にそのデータが
有っても必ず共有キャッシュに書き込みにいく時（この
時自分のＣＰＵキャッシュには書き込みを行わない）、
そのときＣＰＵキャッシュ（自分のＣＰＵキャッシュ及
び池系のＣＰＵキャッシュ）がそのデータを持っていた
時はそのＣＰＵキャッシュ内の該当するキャッシュブロ
ックを無効化するっデータの読入出し時にけＣＰＵキャ
ッシュに求めるデータがあればＣＰＵキャッシュからデ
ータを読み出し、Ｃ！ＰＵキャッシュに無くて共有キャ
ッシュにあれば共有キャッシュから読み出し。
ＣＰＵキャッシュにも共有キャッシュにも無く。
池のＣＰＵのＣＰＵキャッシュにあればそのＣＰＵのＣ
ＰＵキャッシュからキャッシュブロックを転送してきて
読み出し、どのキャッシュ中にも必要なデータが無い時
は主記憶から必要なキャッシュブロック％Ｃ！ＰＵキャ
ッシュに転送して（共有キャッシュへは転送してもしな
（でも良い）読み出すように制罰するっ 後述の方式は前述の方式の改良であるっ前述の方式だと
並列実行モードでは全てのデータアクセス１ＣＰＵキヤ
ツシユを用いず、共有キャッシュのみから行っている九
め、一般に共有キャッシュよりも高速にアクセス可能な
ＣＰＵキャッシュが遊んでしまっているっそこで、キャ
ッシュの無効化と転送が行われるのがキャッシュに対し
て書き込みにい（時だけであることに注目し、並列実行
モード中にアクセスされるデータ（キャッシュブロック
）の種類を１）読み出ししか行われないデータ（キャッ
シュブロック）２）書き込みが行われるデータ（書き込
みのみ行われるデータ（キャッシュブロック）及び書き
込みと読み出しの両方が行われるデータ（キャッシュブ
ロック）に分けて考えると、１）の読み出ししか行われ
ないデータはキャッシュブロックの無効化や転送の要因
にはならない之め、ＣＰＵキャッシュ内からアクセスす
るようにし、２）の書き込みが行われるデータはキャッ
シュブロックの無効化や転送の要因になる可能性がある
之め共有キャッシュからアクセスするのが望ましい。こ
のように、並列実行モード中では並列実行モードの中で
読み出ししか行われないキャッシュブロックはＣＰＵキ
ャッシュからアクセスし、書き込みが行わわるキャッシ
ュブロックは共有キャッシュからアクセスするようにし
てｒｌ）よりも高速で効率の良いキャッシュ側倒システ
ムを構成できる。
ＰＵキャッシュからキャッシュブロックを転送してきて
読み出し、どのキャッシュ中にも必要なデータが無い時
は主記憶から必要なキャッシュブロック％Ｃ！ＰＵキャ
ッシュに転送して（共有キャッシュへは転送してもしな
（でも良い）読み出すように制罰するっ 後述の方式は前述の方式の改良であるっ前述の方式だと
並列実行モードでは全てのデータアクセス１ＣＰＵキヤ
ツシユを用いず、共有キャッシュのみから行っている九
め、一般に共有キャッシュよりも高速にアクセス可能な
ＣＰＵキャッシュが遊んでしまっているっそこで、キャ
ッシュの無効化と転送が行われるのがキャッシュに対し
て書き込みにい（時だけであることに注目し、並列実行
モード中にアクセスされるデータ（キャッシュブロック
）の種類を１）読み出ししか行われないデータ（キャッ
シュブロック）２）書き込みが行われるデータ（書き込
みのみ行われるデータ（キャッシュブロック）及び書き
込みと読み出しの両方が行われるデータ（キャッシュブ
ロック）に分けて考えると、１）の読み出ししか行われ
ないデータはキャッシュブロックの無効化や転送の要因
にはならない之め、ＣＰＵキャッシュ内からアクセスす
るようにし、２）の書き込みが行われるデータはキャッ
シュブロックの無効化や転送の要因になる可能性がある
之め共有キャッシュからアクセスするのが望ましい。こ
のように、並列実行モード中では並列実行モードの中で
読み出ししか行われないキャッシュブロックはＣＰＵキ
ャッシュからアクセスし、書き込みが行わわるキャッシ
ュブロックは共有キャッシュからアクセスするようにし
てｒｌ）よりも高速で効率の良いキャッシュ側倒システ
ムを構成できる。
以下、この発明の一実施例を図について説明する。
第１図において、 （＋！ｌ）、（ｌｂ） はそれ
ぞれＣＰＵを示し、 （２９）、（２ｂ） はＣＰＵ
キャッシュ、（３ら）。
ぞれＣＰＵを示し、 （２９）、（２ｂ） はＣＰＵ
キャッシュ、（３ら）。
（３ｂ）はそれぞれＣＰＵキャッシュ（２＋） 、 （
２ｂ）内にあるデータのアドレス情報を持つディレクト
リ、（４ち）、（４ｂ） はそれぞれＣＰ Ｕ （Ｉ
ａ）、 （ｌｂ）内の命令実行装’Ｎ、 ｆ５）は主記
憶装嗜、Ｉはｃｐσ（＋、） 、 （Ｉｔ＋） で共
有するこおができる共有キャッシュ、口９は共有キャッ
シュ（１４内にあるデータのアドレス情報をもつディレ
クトリ、１６）はシステム制＠装ｆＷＩ、 Ｉ”ｌ）ｄ
ディレクトリ（３ａ）、 （３ｂ） 、 ０５と同じ内
容を持つディレクトリ、 （８１１）、 （８ｂ）
けｃｐｕ（１９＞、 （Ｉｂ） にｍり込むデータ
に関するアドレス情ｆ’ｌｌ ヲＣＰ Ｕ （’ ｌＩ
） Ｔ （’ ｂ ） （！： システム制御ｇ １
１ ’６１の間で転送するアドレスバス、 ｎｅは共有
キャッシュ０４に橢り込むデータに関するアドレス情報
を共有キャッシュＩとシステム制＠装置１６）の間で転
送するアドレスバス、（９）はアドレスバス（８９）
、 （８ｂ） 。
２ｂ）内にあるデータのアドレス情報を持つディレクト
リ、（４ち）、（４ｂ） はそれぞれＣＰ Ｕ （Ｉ
ａ）、 （ｌｂ）内の命令実行装’Ｎ、 ｆ５）は主記
憶装嗜、Ｉはｃｐσ（＋、） 、 （Ｉｔ＋） で共
有するこおができる共有キャッシュ、口９は共有キャッ
シュ（１４内にあるデータのアドレス情報をもつディレ
クトリ、１６）はシステム制＠装ｆＷＩ、 Ｉ”ｌ）ｄ
ディレクトリ（３ａ）、 （３ｂ） 、 ０５と同じ内
容を持つディレクトリ、 （８１１）、 （８ｂ）
けｃｐｕ（１９＞、 （Ｉｂ） にｍり込むデータ
に関するアドレス情ｆ’ｌｌ ヲＣＰ Ｕ （’ ｌＩ
） Ｔ （’ ｂ ） （！： システム制御ｇ １
１ ’６１の間で転送するアドレスバス、 ｎｅは共有
キャッシュ０４に橢り込むデータに関するアドレス情報
を共有キャッシュＩとシステム制＠装置１６）の間で転
送するアドレスバス、（９）はアドレスバス（８９）
、 （８ｂ） 。
１１９より入手しｔアドレス情報がデイレクト１月７）
内に存在するかどうか判定するアドレスサーチ回路。
内に存在するかどうか判定するアドレスサーチ回路。
（Ｉｎ！り 、 （＋０１）） 、 （１０ｃ） 、
（ＩＯｄ）けＣＰＵキャッシュ（２！ｌ） 、 （２ｂ
） 、共有キャッシュ１．主記憶装？（５）の間でデー
タ及び、アドレスを転送するアドレス会データバス、
ｎｆｌｉアドレス・データバス（ＩＯａ）。
（ＩＯｄ）けＣＰＵキャッシュ（２！ｌ） 、 （２ｂ
） 、共有キャッシュ１．主記憶装？（５）の間でデー
タ及び、アドレスを転送するアドレス会データバス、
ｎｆｌｉアドレス・データバス（ＩＯａ）。
（１０ｂ） 、 （ＩＯｃ） 、 （ｌｏｄ）の制御を
行うバス制＠回路。
行うバス制＠回路。
ａ３はアドレスサーチ回路（９）とバス制御回路Ｉ′１
１１Ｏ間の制例信号線、 ＋１３はフェッチするデータ
のアドレス情報をバス制御回路αυへ送るアドレスバス
。
１１Ｏ間の制例信号線、 ＋１３はフェッチするデータ
のアドレス情報をバス制御回路αυへ送るアドレスバス
。
（１７ｇ１） 、 （１７ｂ） はＣＰＵ内の命令実
行装置（４ａ）。
行装置（４ａ）。
（４ｂ）が共有キャツユ・Ｉ、及び共有キャッシュのデ
ィレクトリｌＩ４９にアクセスするためのアドレス・デ
ータバス、嗜はキャッシュの制御モードを変える並列実
行モードフラグであり９通常のＩｅはｏｆｆであり並列
実行モードの時にはＯｎになる。
ィレクトリｌＩ４９にアクセスするためのアドレス・デ
ータバス、嗜はキャッシュの制御モードを変える並列実
行モードフラグであり９通常のＩｅはｏｆｆであり並列
実行モードの時にはＯｎになる。
つぎに動作だついて説明する。
この発明におけるキャッシュ制御装置はキャッシュの制
御モードを２通り設け、ｉ＃合に応じてモードを変更し
、キャッシュの制御方式を変える。
御モードを２通り設け、ｉ＃合に応じてモードを変更し
、キャッシュの制御方式を変える。
このモードの設定は、モードを変更する命令を計算機に
もｔせ、コンパイラがプログラム中からモードを変更す
べき部分を見付は出してモード変更の命令を挿入するか
、ユーザーが自らプログラム中にモード変更の命令を挿
入することによって行われるっ 並列実行モードフラグがｏｆｆの時は発明「１）もｆ２
）も従来例と同様な動作を行う、並列モードフラグがｏ
ｎの時はキャッシュの割判は並列実行モードで行われる
っ並列実行モードでの動作は発明（１）と（２）で制御
方式が違うので別々に説明する。
もｔせ、コンパイラがプログラム中からモードを変更す
べき部分を見付は出してモード変更の命令を挿入するか
、ユーザーが自らプログラム中にモード変更の命令を挿
入することによって行われるっ 並列実行モードフラグがｏｆｆの時は発明「１）もｆ２
）も従来例と同様な動作を行う、並列モードフラグがｏ
ｎの時はキャッシュの割判は並列実行モードで行われる
っ並列実行モードでの動作は発明（１）と（２）で制御
方式が違うので別々に説明する。
発明（１）
並列実行モードの時は全てのＣＰＵが全てのデータアク
セスをＣＰＵキャッシュは用いス、共有キャッシュのみ
から行う、ＣＰＵ１ （Ｉａ） に注目して読み出し
と書き込みに分けて説明する。
セスをＣＰＵキャッシュは用いス、共有キャッシュのみ
から行う、ＣＰＵ１ （Ｉａ） に注目して読み出し
と書き込みに分けて説明する。
読み出し時は命令実行装置（４う）はディレクトリへ９
をサーチすることにより共有キャッシュＩに必要なデー
タが存在するか確認する。存在すれば共有キャッシュＩ
からデータを読み出す、存在しないときはアドレスバス
ａｅを用いてそのデータに関するアドレス情報をシステ
ム側倒装纜１６）に送る。
をサーチすることにより共有キャッシュＩに必要なデー
タが存在するか確認する。存在すれば共有キャッシュＩ
からデータを読み出す、存在しないときはアドレスバス
ａｅを用いてそのデータに関するアドレス情報をシステ
ム側倒装纜１６）に送る。
システム制御装置（６）け送られてき念アドレス情報と
同一のものがディレクトリ（７）内に存在するかどうか
アドレスサーチ回路１９）を用いてサーチする。
同一のものがディレクトリ（７）内に存在するかどうか
アドレスサーチ回路１９）を用いてサーチする。
サーチの結果、同一のものが存在しない時はバス側倒信
号＠ａｚによりバス制御回路ｉ１１に対して主記憶装置
（５）からデータをフェッチするように指示するう フェッチするデータのアドレス情報はアドレスバス口１
によりバス制＠回路＋Ｉｌ＋に嫂す。バス制（２）回路
＋ｎｌけデータバス（ＩＯｃ） 、 （ＩＯｄ）を用い
て主記憶装置１５）から共有キャッシュ■にデータを転
送する。
号＠ａｚによりバス制御回路ｉ１１に対して主記憶装置
（５）からデータをフェッチするように指示するう フェッチするデータのアドレス情報はアドレスバス口１
によりバス制＠回路＋Ｉｌ＋に嫂す。バス制（２）回路
＋ｎｌけデータバス（ＩＯｃ） 、 （ＩＯｄ）を用い
て主記憶装置１５）から共有キャッシュ■にデータを転
送する。
アドレスサーチ回路（９）でのサーチの結果、デイレク
トＩＪ ｆ７）内に同一のアドレスが存在し７２ｔｆｊ
＋合（ＣＰＵキャッシュ（自分のＣＰＵキャッシュ又は
他系のＣＰＵキャッシュ）がそのデータを持ってい九場
合）はデータバス匍１倒信号線＋１３によりバス制＠何
路１１１に対してＣ＋ＰＵキャッシュ（２９）（ｃｐｖ
キャッシュ（２ｂ））カラデータをフェッチするように
指示する。バス制御回路１９はデータバスＣＩｏｎ）、
（言Ｏｂ） 、 （＋００） 、 （１ｏｄ） を用
いてＣＰＵキャッシュから共有キにンシュ１４にデータ
を転送する。フェッチするデータのアドレス情報はアド
レスバス０３によりバス制＠回路［１１１に渡す。
トＩＪ ｆ７）内に同一のアドレスが存在し７２ｔｆｊ
＋合（ＣＰＵキャッシュ（自分のＣＰＵキャッシュ又は
他系のＣＰＵキャッシュ）がそのデータを持ってい九場
合）はデータバス匍１倒信号線＋１３によりバス制＠何
路１１１に対してＣ＋ＰＵキャッシュ（２９）（ｃｐｖ
キャッシュ（２ｂ））カラデータをフェッチするように
指示する。バス制御回路１９はデータバスＣＩｏｎ）、
（言Ｏｂ） 、 （＋００） 、 （１ｏｄ） を用
いてＣＰＵキャッシュから共有キにンシュ１４にデータ
を転送する。フェッチするデータのアドレス情報はアド
レスバス０３によりバス制＠回路［１１１に渡す。
つぎに、データの書き込みをする？は、共有キャッシュ
Ｉ′１４のディレクトリ０！９をサーチすることにより
共有キャッシュＩに必要なデータが存在するか７？Ｍａ
する。それと同時にアドレスバスｆ１６をイ吏用してそ
のデータに関するアドレス情報をシステム制２＠装償（
６）に送り、システム制御卸装置ｆ６１は送られてキ几
アドレス情報と同一のものがディレクトリ（７）内に存
在するかどうかアドレスサーチ回路（９）ヲ用いてサー
チする。共有キャッシュα４内に必要なチー４１が存在
し、ｃｐｔｒキャッシュ（自分のＣＰＵキャッシュ（２
ａ） 又は他系のＣＰＵキャッシュ（２ｂ）が同じキャ
ッシュブロックを持っていない場合は命令実行装・従（
４！１） は共有キャッシュＩにその一！まデータを
書き込み、同時にデータバス（Ｉｎｃ）を用いて主記憶
装置（５）にもデータを書き込む、共有キャッシュ＋１
４内に必要なデータが存在し。
Ｉ′１４のディレクトリ０！９をサーチすることにより
共有キャッシュＩに必要なデータが存在するか７？Ｍａ
する。それと同時にアドレスバスｆ１６をイ吏用してそ
のデータに関するアドレス情報をシステム制２＠装償（
６）に送り、システム制御卸装置ｆ６１は送られてキ几
アドレス情報と同一のものがディレクトリ（７）内に存
在するかどうかアドレスサーチ回路（９）ヲ用いてサー
チする。共有キャッシュα４内に必要なチー４１が存在
し、ｃｐｔｒキャッシュ（自分のＣＰＵキャッシュ（２
ａ） 又は他系のＣＰＵキャッシュ（２ｂ）が同じキャ
ッシュブロックを持っていない場合は命令実行装・従（
４！１） は共有キャッシュＩにその一！まデータを
書き込み、同時にデータバス（Ｉｎｃ）を用いて主記憶
装置（５）にもデータを書き込む、共有キャッシュ＋１
４内に必要なデータが存在し。
ＣＰＵキャッシュが同じキャッシュブロックヲ持ってた
場合は、そのデータを持っているＣＰＵキャッシュ内の
そのキャッシュブロックを無効化してから、命令実行装
彎（４っけ共有中ヤツシュＩにデー４を書き込み、同時
にデータバス（１Ｇ（りヲ用いて主記憶装置１５）にも
データを書き込む、共有キャッシュ１１４内に必要なデ
ータが存在せず、他のＣＰＵも同じキャッシュブロック
を持っていない場合け、バス制剤信号＠９ｚによゆバス
匍１＠回路［１１１に対して主記憶装置 ：ｉ＞からデ
ータをフェッチするように指示する。フェッチするデー
タのアドレスバスはアドレスバス（１りによりパス制旬
回路旧）に渡す、バス割判回路ａηはデータバス（ＩＱ
ｃ） 、 （ｌｏｄ）を用いて主記憶装置 １５）から
共有キャッシュ１１４）にデータを転送し、命令実行装
置（４１１） は共有キャッジ−ｘ−ｔＩ４にデータを
案き込み、同情にデータバス（１０ｃ）を用いて主記憶
装置で５）にもデータを書肯込む、共有キャッシュ１１
４１内に必要なデータが存在せ−１”、ｃｐｔｙキャッ
シュが同じキャッシュブロックを持って次場合はデータ
バス制御信号線ａ２によりバス割判回路１９に対してｃ
ｐ ｔｙ （Ｉｂ） からデータをフェッチするよ
うに指示する。バス制仰回路αＤけデータパｘ （＋０
９）、 （ｆｏｂ）、 （ＩＯｃ）、 （ｌｏｄ）
を用いてＣＰＵキャッシュ（２う）（２１）） から
共有キャッシュにデータを転送する。その後そのキャッ
シュブロックを持っていたＣＰＵキャッシュのそのキャ
ッシュブロックを無効化してから、命令実行装”ｔ（４
１り は共有キャッシュα４にデータを書き込み。
場合は、そのデータを持っているＣＰＵキャッシュ内の
そのキャッシュブロックを無効化してから、命令実行装
彎（４っけ共有中ヤツシュＩにデー４を書き込み、同時
にデータバス（１Ｇ（りヲ用いて主記憶装置１５）にも
データを書き込む、共有キャッシュ１１４内に必要なデ
ータが存在せず、他のＣＰＵも同じキャッシュブロック
を持っていない場合け、バス制剤信号＠９ｚによゆバス
匍１＠回路［１１１に対して主記憶装置 ：ｉ＞からデ
ータをフェッチするように指示する。フェッチするデー
タのアドレスバスはアドレスバス（１りによりパス制旬
回路旧）に渡す、バス割判回路ａηはデータバス（ＩＱ
ｃ） 、 （ｌｏｄ）を用いて主記憶装置 １５）から
共有キャッシュ１１４）にデータを転送し、命令実行装
置（４１１） は共有キャッジ−ｘ−ｔＩ４にデータを
案き込み、同情にデータバス（１０ｃ）を用いて主記憶
装置で５）にもデータを書肯込む、共有キャッシュ１１
４１内に必要なデータが存在せ−１”、ｃｐｔｙキャッ
シュが同じキャッシュブロックを持って次場合はデータ
バス制御信号線ａ２によりバス割判回路１９に対してｃ
ｐ ｔｙ （Ｉｂ） からデータをフェッチするよ
うに指示する。バス制仰回路αＤけデータパｘ （＋０
９）、 （ｆｏｂ）、 （ＩＯｃ）、 （ｌｏｄ）
を用いてＣＰＵキャッシュ（２う）（２１）） から
共有キャッシュにデータを転送する。その後そのキャッ
シュブロックを持っていたＣＰＵキャッシュのそのキャ
ッシュブロックを無効化してから、命令実行装”ｔ（４
１り は共有キャッシュα４にデータを書き込み。
同時にデータバス（１０ｃ）を用いて主記憶装置１５）
にもデータを書き込む。
にもデータを書き込む。
この方式を用いて、並列実行モードで前述の１ｉｓｔ
１ のプログラムを従来例の問題点の説明の例と同様
に４台のＣＰＵで、■の晴が２ｎ−１（１（＝ｎ（＝５
０）の時をＣ！ＰＵ１が実行し、工の値が２ｎ（１（＝
、ｎ （＝ ５０ ）α寺をＣＰＵ２が実行するように
して、並列処理する場合のことを配列Ａ［対する寒き込
み動作に注目して考えて吃る。
１ のプログラムを従来例の問題点の説明の例と同様
に４台のＣＰＵで、■の晴が２ｎ−１（１（＝ｎ（＝５
０）の時をＣ！ＰＵ１が実行し、工の値が２ｎ（１（＝
、ｎ （＝ ５０ ）α寺をＣＰＵ２が実行するように
して、並列処理する場合のことを配列Ａ［対する寒き込
み動作に注目して考えて吃る。
（このループ全体が並列処理モードの範囲さして考える
。） 配列の要素はメモリの連続番地におかれるｔめ。
。） 配列の要素はメモリの連続番地におかれるｔめ。
配列Ａのデータを含むキャッシュブロックにはＣＰＵ１
０ら）とａｐｔｙｚ（ｌｂ） が交互に書き込みにい
くことになる。この時の動作を考えてみると１例えば、
まず雫初にＯＰＵ １ （＋ａ） が配列Ａのデータ
を含むキャッシュブロック（配列Ａの一部分のデー４１
が含まれている）に書き込みに（く。
０ら）とａｐｔｙｚ（ｌｂ） が交互に書き込みにい
くことになる。この時の動作を考えてみると１例えば、
まず雫初にＯＰＵ １ （＋ａ） が配列Ａのデータ
を含むキャッシュブロック（配列Ａの一部分のデー４１
が含まれている）に書き込みに（く。
書き込みは共有キャッシュＩに対して行うっ共有キャッ
シュａ４がそのデー４を持っていなければｃｐＴＩキャ
ッシュ（２ち）（又は（２ｂ））又は主記憶装・瞠（５
）からそのキャッシュブロックヲ共有−１−ヤツシュＩ
へ転送する。この時ＣＰｔＴキャッシュ（２り （又
Ｒ（２ｂ） ） カ２そのキャッシュブロックを持っ
てい九ら、そのキャッシュブロックを無効化してから書
き込む、つぎにそのキャッシュブロックにＣ！ＰＴＴ２
（Ｉｂ） が書き込みにいく時にはキャッシュの転送
や無効化をせずに共有キャッシュ１１４にそのま一！！
書き込みにいける。つぎにそのキャッシュブロックにＣ
ＰＵ１（＋り が書キ込みｒい（時にもキャッシュの
転送や無効化をせずに共有キャッシュ（１４にそのまま
書き込みにいける。このように同じキャッシュブロック
内のデータに１数のＣＰＵがつづけて書き込みにいくよ
うな場合に従来例のようにキャッシュブロックの無効化
と転送を繰り返す必要がかくなる。
シュａ４がそのデー４を持っていなければｃｐＴＩキャ
ッシュ（２ち）（又は（２ｂ））又は主記憶装・瞠（５
）からそのキャッシュブロックヲ共有−１−ヤツシュＩ
へ転送する。この時ＣＰｔＴキャッシュ（２り （又
Ｒ（２ｂ） ） カ２そのキャッシュブロックを持っ
てい九ら、そのキャッシュブロックを無効化してから書
き込む、つぎにそのキャッシュブロックにＣ！ＰＴＴ２
（Ｉｂ） が書き込みにいく時にはキャッシュの転送
や無効化をせずに共有キャッシュ１１４にそのま一！！
書き込みにいける。つぎにそのキャッシュブロックにＣ
ＰＵ１（＋り が書キ込みｒい（時にもキャッシュの
転送や無効化をせずに共有キャッシュ（１４にそのまま
書き込みにいける。このように同じキャッシュブロック
内のデータに１数のＣＰＵがつづけて書き込みにいくよ
うな場合に従来例のようにキャッシュブロックの無効化
と転送を繰り返す必要がかくなる。
ここで配列Ｂと配列Ｃ及びＳに注目してみると。
これらのデータは並列実行モード中で読み出ししか行わ
れていないつつオリこれらのデータへのアクセスはキャ
ッシュブロックの無効化の対象にはならないのだが祷求
項ｆｉｌの方法だとこれらのデータも全て共有キャッシ
ュからアクセスするようにしている。例えば、配列Ｂの
データｆＣＰＴＪ１（＋９） が読み出す時はたとえ
共有キャッシュＩ内にそのデータがなくて、自分のＣＰ
Ｕキャッシュ（ハ）内にそのデータがあっても自分のＣ
ＰＵキャッシュ（２！ｌ）カラ共有キャッシュＩへソｃ
ｏテータを含むキャッシュブロックを転送してから読み
出しにい（こきになってしまう、まｔ、一般に共有キャ
ッシュよりも高速にアクセス可能なＣＰＵキャッシュを
並列実行モード中に使わないのけ効率が悪い、そこで、
並列実行モード中で読み出ししか行われないキャッシュ
ブロックＲＣＰＵ−？ヤツシュからアクセスするように
制御するのが発明１２）であろう 発明イ２） 並列実行モードの時はデータの書き込みは必ず共有キャ
ッシュに対して行い、読み出しは自分のＣＰＵキャッシ
ュ→共有キャッシュ→他のＣＰＵのＣＰＵキャッシュの
順にデータを捜すように制菌するう ＯＰ Ｕ （＋！
Ｉ） に注目して読み田しと書き込みに分けて説明す
る。
れていないつつオリこれらのデータへのアクセスはキャ
ッシュブロックの無効化の対象にはならないのだが祷求
項ｆｉｌの方法だとこれらのデータも全て共有キャッシ
ュからアクセスするようにしている。例えば、配列Ｂの
データｆＣＰＴＪ１（＋９） が読み出す時はたとえ
共有キャッシュＩ内にそのデータがなくて、自分のＣＰ
Ｕキャッシュ（ハ）内にそのデータがあっても自分のＣ
ＰＵキャッシュ（２！ｌ）カラ共有キャッシュＩへソｃ
ｏテータを含むキャッシュブロックを転送してから読み
出しにい（こきになってしまう、まｔ、一般に共有キャ
ッシュよりも高速にアクセス可能なＣＰＵキャッシュを
並列実行モード中に使わないのけ効率が悪い、そこで、
並列実行モード中で読み出ししか行われないキャッシュ
ブロックＲＣＰＵ−？ヤツシュからアクセスするように
制御するのが発明１２）であろう 発明イ２） 並列実行モードの時はデータの書き込みは必ず共有キャ
ッシュに対して行い、読み出しは自分のＣＰＵキャッシ
ュ→共有キャッシュ→他のＣＰＵのＣＰＵキャッシュの
順にデータを捜すように制菌するう ＯＰ Ｕ （＋！
Ｉ） に注目して読み田しと書き込みに分けて説明す
る。
読み出し時は命令実行装［（４！ｌ） は自らのＣＰ
Ｕキャッシュ内のディレクトリ（５９） をサーチす
ることによりキャッシュ（２シ）に必要なデータが存在
するか確昭する。存在すればキャッシュからデータを読
み出す。存在しないときけアドレスバス（８１１）
を用いてそのデータに関するアドレス情報をシステム制
鴫装置イ６）に送る。シテスム制匍装臂イ５）は送られ
てき之アドレス情報と同一のものがディレクトリ（７）
内に存在するかどうかアドレスサーチ回路（９）を用い
てサーチする。サーチの結果、同一のものが存在しない
時はバス制御信号＃ａ２によりバス制＠回路１０に吋し
て主記憶装Ｒｉ５）からデータをフェッチするように指
示するラフエッチするデータのアドレス情報はアドレス
バス１１３によりバス制＠咽路αＩｌ［渡す、パス制＃
回路（１（ｌはデータパｘ （ｌｏｃ）、 （１０（１
） を用いて主記憶装［１５）から共有キャッシュ１
１４にキャッシュブロックを転送する。
Ｕキャッシュ内のディレクトリ（５９） をサーチす
ることによりキャッシュ（２シ）に必要なデータが存在
するか確昭する。存在すればキャッシュからデータを読
み出す。存在しないときけアドレスバス（８１１）
を用いてそのデータに関するアドレス情報をシステム制
鴫装置イ６）に送る。シテスム制匍装臂イ５）は送られ
てき之アドレス情報と同一のものがディレクトリ（７）
内に存在するかどうかアドレスサーチ回路（９）を用い
てサーチする。サーチの結果、同一のものが存在しない
時はバス制御信号＃ａ２によりバス制＠回路１０に吋し
て主記憶装Ｒｉ５）からデータをフェッチするように指
示するラフエッチするデータのアドレス情報はアドレス
バス１１３によりバス制＠咽路αＩｌ［渡す、パス制＃
回路（１（ｌはデータパｘ （ｌｏｃ）、 （１０（１
） を用いて主記憶装［１５）から共有キャッシュ１
１４にキャッシュブロックを転送する。
アドレスサーチ回路（９）でのサーチの結果、ディレク
トリ（７）内に同一のアドレスが存在しｔ場合で。
トリ（７）内に同一のアドレスが存在しｔ場合で。
そのデータを共有キャッシュが持っていた場合は命令実
行装’ｔ（４９） は共有キャッシュ１１４から直接デ
ータを読み出す、（自分のＣＰＵキャッシュへはそのデ
ータは読み出さない）共有キャッシュは持っていないが
他のＣＰＵキャッシュがそのデー４を持っている時はデ
ータバス制匍信号ｗａ＋１３によりバス制＠回路ｆｆ１
ｌＫ対してＣＰＵキャッシュ（２ｂ）からデータをフェ
ッチするように指示する。バス割判回路ａｎはデータバ
ス（ＩＱ！ｌ） 、 （ｊｏｂ） を用いてＣＰＵキ
ャッシュ（２ｂ） からＣＰＵキャッシュ（２ａ）
にデータを転送するっ（この時、共有キャッシュへは
転送しても良いし、しなくても良い）フェッチするデー
タのアドレス情報はアドレスバスＩＩりによりバス制＃
回路ｆｌｌｌＩ／Ｃ渡すつつぎに、データの書き込みを
する時は、共有キャッシュのディレクトリ口９をサーチ
することにより共有キャッシュＩに必要なデータが存在
するか確昭する。それと同時にアドレスバスｔｉｅを使
用してそのデータに関するアドレス情報をシステム匍１
？＠装電７６）に送り、システム制蜀装贋／６）は送ら
れてきたアドレス情報と同一のものがデイレクト１月７
）内に存在するかどうかアドレスサーチ回路（９）を用
いてサーチする。共有キャッシュ１４内に必要なデータ
が存在し、ＣＰｔ７キヤツシユ（自分のＣＰＵキャッシ
ュ（２ｓ）又は他系のＣＰＵキャッシュ（２ｂ））が同
じキャッシュブロックを持っていない場合は命令実行装
置（４５Ｉ） は共有キャッシュ１１着にそのままデー
タを書き込み、同時にデータバス（ｌｏｃ）を用いて主
記憶装置（５）にもデータを書き込む。共有キャッシュ
Ｉ内に必要なデータが存在し。
行装’ｔ（４９） は共有キャッシュ１１４から直接デ
ータを読み出す、（自分のＣＰＵキャッシュへはそのデ
ータは読み出さない）共有キャッシュは持っていないが
他のＣＰＵキャッシュがそのデー４を持っている時はデ
ータバス制匍信号ｗａ＋１３によりバス制＠回路ｆｆ１
ｌＫ対してＣＰＵキャッシュ（２ｂ）からデータをフェ
ッチするように指示する。バス割判回路ａｎはデータバ
ス（ＩＱ！ｌ） 、 （ｊｏｂ） を用いてＣＰＵキ
ャッシュ（２ｂ） からＣＰＵキャッシュ（２ａ）
にデータを転送するっ（この時、共有キャッシュへは
転送しても良いし、しなくても良い）フェッチするデー
タのアドレス情報はアドレスバスＩＩりによりバス制＃
回路ｆｌｌｌＩ／Ｃ渡すつつぎに、データの書き込みを
する時は、共有キャッシュのディレクトリ口９をサーチ
することにより共有キャッシュＩに必要なデータが存在
するか確昭する。それと同時にアドレスバスｔｉｅを使
用してそのデータに関するアドレス情報をシステム匍１
？＠装電７６）に送り、システム制蜀装贋／６）は送ら
れてきたアドレス情報と同一のものがデイレクト１月７
）内に存在するかどうかアドレスサーチ回路（９）を用
いてサーチする。共有キャッシュ１４内に必要なデータ
が存在し、ＣＰｔ７キヤツシユ（自分のＣＰＵキャッシ
ュ（２ｓ）又は他系のＣＰＵキャッシュ（２ｂ））が同
じキャッシュブロックを持っていない場合は命令実行装
置（４５Ｉ） は共有キャッシュ１１着にそのままデー
タを書き込み、同時にデータバス（ｌｏｃ）を用いて主
記憶装置（５）にもデータを書き込む。共有キャッシュ
Ｉ内に必要なデータが存在し。
ＣＰＵキャッシュ（自分のＣＰＵキャッシュ（２！ｌ）
又は他系のｃｐａルミキャッシュ１）） ）が同じキ
ャッシュブロックを持って九楊分け、そのデ Ｊを持っ
ているＣＰＵキャッシュ（（２ｓ） 又Ｒ（２１））又
けその両方）内のそのキャッシュブロックヲ無効化して
から、命令実行装ｆｌ（４！Ｉ） は共有キャッシュＩ
にデータを書き込み、同時にデータバス（＋Ｏｃ）を用
いて主記憶装置（５）にもデータを書き込む。共有キャ
ッシュＩ内に必要なデータが存在せｆ、ｆｔ１ｘのＣＰ
ＵキャッシュＣ自分０Ｃｐｙ−ｐヤッシュ（２ａ）
又は他系のＣＰＵキャッシュ（２ｂ） ）も同じキャッ
シュブロックを持っていない場合は。
又は他系のｃｐａルミキャッシュ１）） ）が同じキ
ャッシュブロックを持って九楊分け、そのデ Ｊを持っ
ているＣＰＵキャッシュ（（２ｓ） 又Ｒ（２１））又
けその両方）内のそのキャッシュブロックヲ無効化して
から、命令実行装ｆｌ（４！Ｉ） は共有キャッシュＩ
にデータを書き込み、同時にデータバス（＋Ｏｃ）を用
いて主記憶装置（５）にもデータを書き込む。共有キャ
ッシュＩ内に必要なデータが存在せｆ、ｆｔ１ｘのＣＰ
ＵキャッシュＣ自分０Ｃｐｙ−ｐヤッシュ（２ａ）
又は他系のＣＰＵキャッシュ（２ｂ） ）も同じキャッ
シュブロックを持っていない場合は。
バス開開信号線１３によりバス制′＠回路ａ９に対して
主記１′！装’ｔ ７５１からデータをフェッチするよ
うに指示するラフエッチするデータのアドレス情報はア
ドレスバスｌ１３によりバス制＠司路１１１１に渡す、
バスｆｆ１ｌｌ ＠ ’５１路αυけデータバス（１０
ｃ） 、 （１０ｄ） を用いて主記憶装置１ ｆ５）
から共有キャッシュ−＋ａにデータを転送し、命令実行
装置（４９）は共有キャッシュ１１４にデータを書き込
み、同時にデータバス（ｉ・Ｏｃ）を用いて主記憶装？
ｔｆ５１にもデータを書き込むっ共有キャッシュα４内
に必要なデータが存在せず、ＣＰＵキャッシュ（自分の
ＣＰＵキャッシュ（２５）又は他系のＣＰＵキャッシュ
（２ｂ）が同じキャッシュブロックを持ってた場合はデ
ータバス制御信号線α２によりバス側倒回路＋Ｉｌｌに
対してそのデータを持っているｃｐｔｙキャッシュから
データをフェッチするように指示する。バス制御回路α
９けデータバス（１０５１）、 （１０（１）を用いて
（Ｃ！ＰＵ１のＯＰＴ？キャッシュ（２５）がそのデー
タを持っていた時。
主記１′！装’ｔ ７５１からデータをフェッチするよ
うに指示するラフエッチするデータのアドレス情報はア
ドレスバスｌ１３によりバス制＠司路１１１１に渡す、
バスｆｆ１ｌｌ ＠ ’５１路αυけデータバス（１０
ｃ） 、 （１０ｄ） を用いて主記憶装置１ ｆ５）
から共有キャッシュ−＋ａにデータを転送し、命令実行
装置（４９）は共有キャッシュ１１４にデータを書き込
み、同時にデータバス（ｉ・Ｏｃ）を用いて主記憶装？
ｔｆ５１にもデータを書き込むっ共有キャッシュα４内
に必要なデータが存在せず、ＣＰＵキャッシュ（自分の
ＣＰＵキャッシュ（２５）又は他系のＣＰＵキャッシュ
（２ｂ）が同じキャッシュブロックを持ってた場合はデ
ータバス制御信号線α２によりバス側倒回路＋Ｉｌｌに
対してそのデータを持っているｃｐｔｙキャッシュから
データをフェッチするように指示する。バス制御回路α
９けデータバス（１０５１）、 （１０（１）を用いて
（Ｃ！ＰＵ１のＯＰＴ？キャッシュ（２５）がそのデー
タを持っていた時。
ＣＰＵ２のＣＰＵキャッシュが持ってい九時は（＋０１
：＋）、 （１０ｄ） を用いる）ＣＰＵキャッシュ
（２！Ｉ）（ＯＰＵＩのＣＰＵキャッシュ（２う）がそ
のデータを持っていた時、０ＰＵ２のＣＰＴ？キャッシ
ュが持つていｔ時は（２ｂ）から共有キャッシュ１１４
１にデータを転送する。その後そのキャッシュブロック
を持っていｆ−ｃ Ｐ Ｔ７キヤツシユの吏のキャッシ
ュブロックを無効化してから、命令実行装’ｔ（４１）
は共有キャッシュα４にデータを書き込み、 同ＱＫデ
ータバス（ｌＱｃ）を用いて主記憶装装置ｆ５１ Ｋも
データを壽き込むっ この方式を用いて、並列実行モードで前述の１ｉｓｔ
１ のプログラム従来のものの問題点の説明の例と同
様に２台のＣＰＵで、工のイ直が２ｎ−１（１＜＝ｎ＜
＝ｓ Ｏ） の時をＣＰＵ １が実行し、工の値が２
ｎ（１＜＝ｎ（＝５０ ）の時をｃｐσ２が実行するよ
うにして、並列処理する場合のことを考えて見ろう 書き込み時の動作は０発明ｉｆ）の場合と同じであるっ 読み出し時は、並列実行モード中で書き込みが行われる
データは、そのキャッシュブロックに書き込みにいく時
点で共有キャッシュに置かれることになるので、共有キ
ャッシュからアクセスされ。
：＋）、 （１０ｄ） を用いる）ＣＰＵキャッシュ
（２！Ｉ）（ＯＰＵＩのＣＰＵキャッシュ（２う）がそ
のデータを持っていた時、０ＰＵ２のＣＰＴ？キャッシ
ュが持つていｔ時は（２ｂ）から共有キャッシュ１１４
１にデータを転送する。その後そのキャッシュブロック
を持っていｆ−ｃ Ｐ Ｔ７キヤツシユの吏のキャッシ
ュブロックを無効化してから、命令実行装’ｔ（４１）
は共有キャッシュα４にデータを書き込み、 同ＱＫデ
ータバス（ｌＱｃ）を用いて主記憶装装置ｆ５１ Ｋも
データを壽き込むっ この方式を用いて、並列実行モードで前述の１ｉｓｔ
１ のプログラム従来のものの問題点の説明の例と同
様に２台のＣＰＵで、工のイ直が２ｎ−１（１＜＝ｎ＜
＝ｓ Ｏ） の時をＣＰＵ １が実行し、工の値が２
ｎ（１＜＝ｎ（＝５０ ）の時をｃｐσ２が実行するよ
うにして、並列処理する場合のことを考えて見ろう 書き込み時の動作は０発明ｉｆ）の場合と同じであるっ 読み出し時は、並列実行モード中で書き込みが行われる
データは、そのキャッシュブロックに書き込みにいく時
点で共有キャッシュに置かれることになるので、共有キ
ャッシュからアクセスされ。
読み出ししか行われないデータは共有キャッシュ口０に
埼かれることは無いのでＣＰＵキャッシュ（２９） 、
（２ｂ） 内に置かれ、ａｐｔｒキャッシュ（２！ｌ
）。
埼かれることは無いのでＣＰＵキャッシュ（２９） 、
（２ｂ） 内に置かれ、ａｐｔｒキャッシュ（２！ｌ
）。
（２ｂ）からアクセスされる。つオリ、Ａ、Ｄけ共有キ
ャッシュ＋＋４）からアクセスされ、 Ｂ、 Ｏ，
５ｕＣＰＵキヤツシユ（２ａ）、 （２ｂ） からア
クセスされることになる。（九だし、 Ｂ、 Ｏ，
Ｓのデータを含ムキャッシュブロックが他のデータも含
み、そのデータに書き込みが行われる場合はそのキャッ
シュブロックは共有キャッシュに賃かれるう ）なお、
上記実施例ではＣＰＵ数が２つのマルチプロセッサ構成
を示したが、ＣＰＵ数を３つ以上にしても良く、同様の
システム構成で本発明が提示し九機能を有するこきがで
き・るっ 〔発明の効果〕 以上のように、この発明によれば、同じキャッシュブロ
ック内のデータを複数のＣＰＵがつづけて書き込みにい
くような場合に、キャッシュの制御方式を変えることに
よって、キャッシュブロックの転送と、無効化の操り返
しを避けることができ、高速のデータアクセスが可能に
なる。
ャッシュ＋＋４）からアクセスされ、 Ｂ、 Ｏ，
５ｕＣＰＵキヤツシユ（２ａ）、 （２ｂ） からア
クセスされることになる。（九だし、 Ｂ、 Ｏ，
Ｓのデータを含ムキャッシュブロックが他のデータも含
み、そのデータに書き込みが行われる場合はそのキャッ
シュブロックは共有キャッシュに賃かれるう ）なお、
上記実施例ではＣＰＵ数が２つのマルチプロセッサ構成
を示したが、ＣＰＵ数を３つ以上にしても良く、同様の
システム構成で本発明が提示し九機能を有するこきがで
き・るっ 〔発明の効果〕 以上のように、この発明によれば、同じキャッシュブロ
ック内のデータを複数のＣＰＵがつづけて書き込みにい
くような場合に、キャッシュの制御方式を変えることに
よって、キャッシュブロックの転送と、無効化の操り返
しを避けることができ、高速のデータアクセスが可能に
なる。
第１１図はこの発明の一実施例を示す構成図、第２図は
従来のストアイン方式のメモリ制＠装置を示しｔ図であ
る。 閑において、（１う）、Ｃ１１）） は各Ｃ＋ＰＵ、
（２９）。 （２ｂ） ｌｄ各ＣＰＵキャッシュ、 （３９）、（
３ｂ） は各ブイレフｈ Ｉ）、 （４！ｌ）、 （
４ｂ） は各命令実行装置。 （５）は主記憶装置、ｔ６）はシステム制＃装置、（７
）はディレクトリのコピー、 （８ａ）、 （８ｂ）
はアドレスバス、（９）はアドレスサーチ回路、
（１０＋）、（＋Ｏｂ）。 （１０ｃ） 、 （ＩＱａ）はアドレス壷データバス、
ａｌｌはバスｆＩｉＩｌ＠回路、σ２け側倒信号線、
０３はアドレスバス。 ａ４け共有キャツンユ１時は共有キャッシュのディレク
トリ、 ＩＩＧは共存キャッシュ用アト°レスバス。 （＋７１１） 、 （１７ｂ） は共有キャッシュ用
アドレス・デーＪバス、嗜は並列実行モードフラグであ
る１図中、同一符号は同一ま念は相当部分を示す。 代叩人大岩増雄 第 図 第 図
従来のストアイン方式のメモリ制＠装置を示しｔ図であ
る。 閑において、（１う）、Ｃ１１）） は各Ｃ＋ＰＵ、
（２９）。 （２ｂ） ｌｄ各ＣＰＵキャッシュ、 （３９）、（
３ｂ） は各ブイレフｈ Ｉ）、 （４！ｌ）、 （
４ｂ） は各命令実行装置。 （５）は主記憶装置、ｔ６）はシステム制＃装置、（７
）はディレクトリのコピー、 （８ａ）、 （８ｂ）
はアドレスバス、（９）はアドレスサーチ回路、
（１０＋）、（＋Ｏｂ）。 （１０ｃ） 、 （ＩＱａ）はアドレス壷データバス、
ａｌｌはバスｆＩｉＩｌ＠回路、σ２け側倒信号線、
０３はアドレスバス。 ａ４け共有キャツンユ１時は共有キャッシュのディレク
トリ、 ＩＩＧは共存キャッシュ用アト°レスバス。 （＋７１１） 、 （１７ｂ） は共有キャッシュ用
アドレス・デーＪバス、嗜は並列実行モードフラグであ
る１図中、同一符号は同一ま念は相当部分を示す。 代叩人大岩増雄 第 図 第 図
Claims (2)
- （１）各々が内部に専用のＣＰＵキャッシュおよび、そ
のキャッシュをアクセスするためのキャッシュディレク
トリをもつ複数のＣＰＵと、それらのＣＰＵによつて共
有される主記憶装置と、複数のＣＰＵから高速アクセス
可能な共有キャッシュ及びその共有キャッシュをアクセ
スするためのキャッシュディレクトリと、各ＣＰＵのキ
ャッシュディレクトリと共有キャッシュディレクトリの
内容をコピーとして持ち、主記憶装置とキャッシュとの
間でＣＰＵキャッシュに関してはストアイン方式の、共
有キャッシュに関してはストアスルー方式の記憶域更新
を行うシステム制御装置からなるマルチプロセッサシス
テムにおいて、通常モードと並列実行モードというキャ
ッシュシステムの制御モードを設け、同じキャッシュブ
ロックに対して複数のＣＰＵが続けて書き込みにくい時
にはキャッシュ制御システムを並列実行モードにして、
各々のＣＰＵはＣＰＵキャッシュを使わず、共有キャッ
シュのみを使うように制御することを特徴としたメモリ
制御装置。 - （２）請求項１と同様なマルチプロセッサシステムにお
いて、並列実行モード時は、並列実行モード実行中に読
み出ししか行われないキャッシュブロック内のデータは
各々のＣＰＵのＣＰＵキヤツシュからアクセスし、書き
込みが行われるキャッシュブロック内のデータは共有キ
ャッシュからアクセスするように制御することを特徴と
したメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050387A JPH02228761A (ja) | 1989-03-02 | 1989-03-02 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050387A JPH02228761A (ja) | 1989-03-02 | 1989-03-02 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228761A true JPH02228761A (ja) | 1990-09-11 |
Family
ID=12857460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050387A Pending JPH02228761A (ja) | 1989-03-02 | 1989-03-02 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130097602A1 (en) * | 2008-12-01 | 2013-04-18 | Vincent Hanquez | Systems and methods for facilitating virtualization of a heterogeneous processor pool |
-
1989
- 1989-03-02 JP JP1050387A patent/JPH02228761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130097602A1 (en) * | 2008-12-01 | 2013-04-18 | Vincent Hanquez | Systems and methods for facilitating virtualization of a heterogeneous processor pool |
| US8943512B2 (en) * | 2008-12-01 | 2015-01-27 | Citrix Systems, Inc. | Systems and methods for facilitating virtualization of a heterogeneous processor pool |
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