JPH0222751A - 優先順位決定手段 - Google Patents
優先順位決定手段Info
- Publication number
- JPH0222751A JPH0222751A JP63173412A JP17341288A JPH0222751A JP H0222751 A JPH0222751 A JP H0222751A JP 63173412 A JP63173412 A JP 63173412A JP 17341288 A JP17341288 A JP 17341288A JP H0222751 A JPH0222751 A JP H0222751A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野ｊ
この発明は優先順位決定手段に関し、特にセットアソシ
アティブ方式を用いたキャッシュメモリで使用される優
先順位決定回路（以降ＬＲＵ回路と称す）に関するもの
である。
アティブ方式を用いたキャッシュメモリで使用される優
先順位決定回路（以降ＬＲＵ回路と称す）に関するもの
である。
〔従来の技術１
第２図は、従来のキャッシュメモリ内の４つのウェイと
データの置換方法をＬ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅ
ｎｔｌｙ Ｕｓｅｄ アルゴリズム）制御とした１１０
回路のブロック図である。
データの置換方法をＬ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅ
ｎｔｌｙ Ｕｓｅｄ アルゴリズム）制御とした１１０
回路のブロック図である。
図において、（７）はどのウェイを置換の対象とするか
を決める１１０回路、（１） Ｌ Ｒ０回路（７）の１
部であり置換の優先順位を記憶しておくＬＲＵメそり、
（２）は１１０回路（７）の一部であり、ＬＲＵメモ’
Ｊ （１）の更新を行なうためのＬＲＵ制御回路、（８
）はＬＲＩ］回路（７）によって制御される４つのウェ
イ、（６）は４つのウェイ（８）のうち１つのウェイを
選択する選択信号である。
を決める１１０回路、（１） Ｌ Ｒ０回路（７）の１
部であり置換の優先順位を記憶しておくＬＲＵメそり、
（２）は１１０回路（７）の一部であり、ＬＲＵメモ’
Ｊ （１）の更新を行なうためのＬＲＵ制御回路、（８
）はＬＲＩ］回路（７）によって制御される４つのウェ
イ、（６）は４つのウェイ（８）のうち１つのウェイを
選択する選択信号である。
次に動作について説明する。選択信号（６）により４つ
のウェイ（８）のうち１つのウェイ（８）が選択される
と１１０回路（７）はそれを受は優先順位の更新を行な
うために、ＬＲＵメモ！ｊ （１）の内容をＬ’ＲＵ制
御回路（２）に送る。ＬＲＵ制御回路（２）はＬＲＵメ
モリ（１）の内容の更新を行なった上で、ＬＲＵメモリ
（１）にその更新した内容の書き込みを行う。このＬＲ
Ｕメモ！＋ （１）により優先順位が決定される。
のウェイ（８）のうち１つのウェイ（８）が選択される
と１１０回路（７）はそれを受は優先順位の更新を行な
うために、ＬＲＵメモ！ｊ （１）の内容をＬ’ＲＵ制
御回路（２）に送る。ＬＲＵ制御回路（２）はＬＲＵメ
モリ（１）の内容の更新を行なった上で、ＬＲＵメモリ
（１）にその更新した内容の書き込みを行う。このＬＲ
Ｕメモ！＋ （１）により優先順位が決定される。
次に優先順位決定方法について第３図で説明する。第３
図は従来の優先順位決定手段を示した概略図である。こ
こで便宜上４つのウェイ（８）をそれぞれウェイＡ１ウ
ェイＢ１ウェイＣ，ウェイＤとする。まず各ウェイ（８
）間の相互の優劣を決めるＬＲＵビット（９）を［Ｘ、
Ｙｌ″Ｃ表わす。ただしウェイＸが優先するとき［Ｘ、
Ｙ １＝１、ウェイＹが優先するとき〔ｘ、ｙ １＝ｏ
とする。
図は従来の優先順位決定手段を示した概略図である。こ
こで便宜上４つのウェイ（８）をそれぞれウェイＡ１ウ
ェイＢ１ウェイＣ，ウェイＤとする。まず各ウェイ（８
）間の相互の優劣を決めるＬＲＵビット（９）を［Ｘ、
Ｙｌ″Ｃ表わす。ただしウェイＸが優先するとき［Ｘ、
Ｙ １＝１、ウェイＹが優先するとき〔ｘ、ｙ １＝ｏ
とする。
ウェイＡとウェイＢのＬＲＵビット（９を［Ａ、Ｂウェ
イＡとウェイＣのＬＲＵビット（９を［Ａ 、Ｃウェイ
ＡとウェイＤのＬＲＵビット（９を［Ａ 、ＤウェイＢ
とウェイＣのＬＲＵビット（９を［Ｂ％ＣウェイＢとウ
ェイＤのＬＲＵビット（９を〔Ｂ％ＤウェイＣとウェイ
ＤのＬＲＵビット（９）を〔Ｃ、Ｄとする。ここで優先
順位の高いものから順にウェイＡ、ウェイＢ、ウェイＣ
１ウェイＤとすると、ＬＲＵビット（９）は［Ａ、
Ｂ ］＝１ ［Ａ、 Ｃ］＝１［Ａ％Ｄ ］＝１ ［
Ｂ、 ｃ ］＝１ ［Ｂ、 Ｄ Ｉ＝１ ［０％ ＤＩ
＝１となる。このように１つのエントリに対してＬＲＵ
メモリ（１）は４Ｃ２＝６ビツトで４つのウェイ（８）
の優先順位が決定される。また８つのウェイ（８）の場
合で優先順位を決定するには、１つのエントリーに対し
ＬＲＵメモリ（１）は８Ｃ２＝２８ピツト必要となる。
イＡとウェイＣのＬＲＵビット（９を［Ａ 、Ｃウェイ
ＡとウェイＤのＬＲＵビット（９を［Ａ 、ＤウェイＢ
とウェイＣのＬＲＵビット（９を［Ｂ％ＣウェイＢとウ
ェイＤのＬＲＵビット（９を〔Ｂ％ＤウェイＣとウェイ
ＤのＬＲＵビット（９）を〔Ｃ、Ｄとする。ここで優先
順位の高いものから順にウェイＡ、ウェイＢ、ウェイＣ
１ウェイＤとすると、ＬＲＵビット（９）は［Ａ、
Ｂ ］＝１ ［Ａ、 Ｃ］＝１［Ａ％Ｄ ］＝１ ［
Ｂ、 ｃ ］＝１ ［Ｂ、 Ｄ Ｉ＝１ ［０％ ＤＩ
＝１となる。このように１つのエントリに対してＬＲＵ
メモリ（１）は４Ｃ２＝６ビツトで４つのウェイ（８）
の優先順位が決定される。また８つのウェイ（８）の場
合で優先順位を決定するには、１つのエントリーに対し
ＬＲＵメモリ（１）は８Ｃ２＝２８ピツト必要となる。
〔発明が解決しようとする課題ｊ
従来の工、ＲＵ回路は以上のように構成されているので
、１つのエントリに対しＬＲＵメモリのビット数はｎ
Ｃ２＝＝ １恒−” （１１はウェイ数）の式で与え
られ、ウェイ数が８つになれば８ Ｃ２＝２８ビット必
要となり、ウェイ数の増加に伴いＬ１’ｔＵメモリのビ
ット数は二次関数的に増大するという問題点があった。
、１つのエントリに対しＬＲＵメモリのビット数はｎ
Ｃ２＝＝ １恒−” （１１はウェイ数）の式で与え
られ、ウェイ数が８つになれば８ Ｃ２＝２８ビット必
要となり、ウェイ数の増加に伴いＬ１’ｔＵメモリのビ
ット数は二次関数的に増大するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＬＲＵメモリのビット数が二次関数的に増大
することを８ウ工イ以上で、ｘｌ’−１ｏｇ２ｎ １
（ｎはウェイ数、［］はｃｅｉｌｉｎｇｆｕｎｃｔｉｏ
ｎ ）の式で与えられるビット数（８ウエイの場合、８
Ｘ 「ｌｏｇ２８１ ＝ ２４ビツト）に抑えること
を可能としたＬＲＵ回路を得ることを目的とする。
たもので、ＬＲＵメモリのビット数が二次関数的に増大
することを８ウ工イ以上で、ｘｌ’−１ｏｇ２ｎ １
（ｎはウェイ数、［］はｃｅｉｌｉｎｇｆｕｎｃｔｉｏ
ｎ ）の式で与えられるビット数（８ウエイの場合、８
Ｘ 「ｌｏｇ２８１ ＝ ２４ビツト）に抑えること
を可能としたＬＲＵ回路を得ることを目的とする。
〔課題を解決するための手段］
この発明におけるＬＲＵ回路は、優先順位を記憶してお
くＬＲＵメモリを各ウェイに対してＬＲＵビットとして
備えるとともに、このＬＲＵビットを制御し優先順位を
決定するためのＬＲＵ制御回路を備えたものである。
くＬＲＵメモリを各ウェイに対してＬＲＵビットとして
備えるとともに、このＬＲＵビットを制御し優先順位を
決定するためのＬＲＵ制御回路を備えたものである。
〔作用１
この発明では、ＬＲＩ］メモリを各ウェイごとにＬＲＵ
ビットとして備え、ＬＲＵ制御回路はその内容の更新を
行ない、各ウェイの優先順位が決定できるように構成し
たことくより、８ウ工イ以上のセットアソシアティブ方
式のキャッシュメモリにおいて、Ｌ１’ｌＵメモリのビ
ット数の二次関数的な増加を抑えることを可能とした。
ビットとして備え、ＬＲＵ制御回路はその内容の更新を
行ない、各ウェイの優先順位が決定できるように構成し
たことくより、８ウ工イ以上のセットアソシアティブ方
式のキャッシュメモリにおいて、Ｌ１’ｌＵメモリのビ
ット数の二次関数的な増加を抑えることを可能とした。
［！ｉ！施例ｊ
以下、この発明の一突施例を図について説明する。第１
図は、８ウ工イセツトアソシアデイプ方式のキャッシュ
メモリのＬＲＵ回路のブロック図である。図において、
（１）は１つのエントリに対するＬ１’ｌＵメそりで、
各ウェイのＬＲＵビットを３ビツトとして構成している
。（２）はＬＲＵメモリ（１）を更新するためのＬＲＵ
制御回路、（３）はＬＲＵ制御回路（２）の一部であり
、選択信号（６）で選択を受けたウェイのＬＲ［７ビツ
トの内容と各ウェイのＬＲＵビットの内容とを比較する
比較器、（４）は選択信号（６）で選択を受けたウェイ
のＬＲＵビットの内容を比較器（３）に送るＬＲＵビッ
トヒツトバス、（５）は比較器（３）からの制御信号に
よりＬＲＵビットの内容を更新するＬＲＵビット更新回
路、そして（力はＬＲＵ回路である。
図は、８ウ工イセツトアソシアデイプ方式のキャッシュ
メモリのＬＲＵ回路のブロック図である。図において、
（１）は１つのエントリに対するＬ１’ｌＵメそりで、
各ウェイのＬＲＵビットを３ビツトとして構成している
。（２）はＬＲＵメモリ（１）を更新するためのＬＲＵ
制御回路、（３）はＬＲＵ制御回路（２）の一部であり
、選択信号（６）で選択を受けたウェイのＬＲ［７ビツ
トの内容と各ウェイのＬＲＵビットの内容とを比較する
比較器、（４）は選択信号（６）で選択を受けたウェイ
のＬＲＵビットの内容を比較器（３）に送るＬＲＵビッ
トヒツトバス、（５）は比較器（３）からの制御信号に
よりＬＲＵビットの内容を更新するＬＲＵビット更新回
路、そして（力はＬＲＵ回路である。
次に動作について説明する。ここで各ウェイのＬＲＵビ
ット（３ビツト）の中で最大数［１１１Ｊを持つウェイ
を最優先順位とする。今、選択信号（６）によりある１
つのウェイが選択された時、選択を受けたウェイのＬＲ
Ｕビットの内容を［１０１Ｊとする。このＬＲＵビット
の内容［１０１］ｕＬ ＲＵビットヒツトバス（４）よ
シ比較器（３）に送られ、各ウェイのＬＲＵビットの内
容と各々大小比較を行ない、その結果がＬＲＵビット更
新回路（５）に送られる。ＬＲＵビット更新回路（５）
において、先の選択を受けたウェイのＬＲＵビットの内
容［１０１１より小さいＬＲＵビットの内容［０００１
〜〔１００ｊを持つウェイに対し、そのＬＲＵビットの
内容に各々１を加算し、また先の選択を受けたウェイの
ＬＲＵビットの内容をリセット［０００１Ｌ、ＬＲＵビ
ットの内容を更新する。これにより新たな優先順位が決
定されＬＲＵメモリ（１）にその内容が格納される。
ット（３ビツト）の中で最大数［１１１Ｊを持つウェイ
を最優先順位とする。今、選択信号（６）によりある１
つのウェイが選択された時、選択を受けたウェイのＬＲ
Ｕビットの内容を［１０１Ｊとする。このＬＲＵビット
の内容［１０１］ｕＬ ＲＵビットヒツトバス（４）よ
シ比較器（３）に送られ、各ウェイのＬＲＵビットの内
容と各々大小比較を行ない、その結果がＬＲＵビット更
新回路（５）に送られる。ＬＲＵビット更新回路（５）
において、先の選択を受けたウェイのＬＲＵビットの内
容［１０１１より小さいＬＲＵビットの内容［０００１
〜〔１００ｊを持つウェイに対し、そのＬＲＵビットの
内容に各々１を加算し、また先の選択を受けたウェイの
ＬＲＵビットの内容をリセット［０００１Ｌ、ＬＲＵビ
ットの内容を更新する。これにより新たな優先順位が決
定されＬＲＵメモリ（１）にその内容が格納される。
なお、上記実施例では８ウ工イセツトアソシアテイプ方
式の優先順位決定手段について示したがウェイ数を８つ
に限らずｎウェイ（！１Ｉ＝８．９・・・）数にしても
よく、またこの実施例では比較器（３）とＬＲＵビット
更新回路（５）とを別個の回路として図示しているが、
Ｐ Ｌ Ａ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ。
式の優先順位決定手段について示したがウェイ数を８つ
に限らずｎウェイ（！１Ｉ＝８．９・・・）数にしても
よく、またこの実施例では比較器（３）とＬＲＵビット
更新回路（５）とを別個の回路として図示しているが、
Ｐ Ｌ Ａ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ。
ｇｉｅ Ａｎａｙ）等によシ１つの回路として構成して
もよい。
もよい。
〔発明の効果１
以上のように、この発明によればＬＲＵビットを各ウェ
イごとに持たしその内容によって優先順位が決定できる
ように構成したことにより、第４図にウェイ数に対する
ＬＲＵメモリのビット数を示すように８ウ工イ以上のセ
ットアソシアティブ方式においてＬＲＵメモリのビット
数の二次関数的な増加を抑えることのできるＬＲＵ回路
が得られる効果がある。
イごとに持たしその内容によって優先順位が決定できる
ように構成したことにより、第４図にウェイ数に対する
ＬＲＵメモリのビット数を示すように８ウ工イ以上のセ
ットアソシアティブ方式においてＬＲＵメモリのビット
数の二次関数的な増加を抑えることのできるＬＲＵ回路
が得られる効果がある。
第１図はこの発明の一実施例である８ウ工イセツトアソ
シアテイプ方式のキャッシュメモリのＬＲＵ回路の構成
を示すブロック図、第２図は従来の４ウ工イセツトアソ
シアテイプ方式のキャッシュメモリの内部の４つのウェ
イとＬＲＵ回路の構成を示すブロック図、第３図は従来
の各ウェイ間の相互の優先状顔を示すＬＲＵビットの概
略図、第４図はウェイ数に対するＬＲ［＋メモリのビッ
ト数を表わしたグラフで従来技術とこの発明の比較を示
す。 図において、（１）はＬＲＵメモリ、（２）はＬＲＩＩ
制御回路、（３）は比較器、（４）はＬＲＵビットヒツ
トパス、（５）はＬＲＵビット更新回路、（６）は選択
信号、（７）はＬＲＵ回路である。 なお、図中、同一符号は同一、又は相当部分を示１す。
シアテイプ方式のキャッシュメモリのＬＲＵ回路の構成
を示すブロック図、第２図は従来の４ウ工イセツトアソ
シアテイプ方式のキャッシュメモリの内部の４つのウェ
イとＬＲＵ回路の構成を示すブロック図、第３図は従来
の各ウェイ間の相互の優先状顔を示すＬＲＵビットの概
略図、第４図はウェイ数に対するＬＲ［＋メモリのビッ
ト数を表わしたグラフで従来技術とこの発明の比較を示
す。 図において、（１）はＬＲＵメモリ、（２）はＬＲＩＩ
制御回路、（３）は比較器、（４）はＬＲＵビットヒツ
トパス、（５）はＬＲＵビット更新回路、（６）は選択
信号、（７）はＬＲＵ回路である。 なお、図中、同一符号は同一、又は相当部分を示１す。
Claims (1)
- 複数個のウェイを有するセットアソシアテイブ方式にお
けるキャッシュメモリにおいて、優先順位を記憶してお
くＬＲＵメモリを各ウェイに対しＬＲＵビットとして備
えることと、選択されたウェイのＬＲＵビットの内容と
各ウェイのＬＲＵビットの内容とを比較し、その結果よ
り各ウェイのＬＲＵビットの内容を更新し新たな優先順
位を決定するＬＲＵ制御回路を備えたことを特徴とする
優先順位決定手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173412A JPH0222751A (ja) | 1988-07-11 | 1988-07-11 | 優先順位決定手段 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173412A JPH0222751A (ja) | 1988-07-11 | 1988-07-11 | 優先順位決定手段 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222751A true JPH0222751A (ja) | 1990-01-25 |
Family
ID=15959954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173412A Pending JPH0222751A (ja) | 1988-07-11 | 1988-07-11 | 優先順位決定手段 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538390A (ja) * | 2007-09-04 | 2010-12-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | プロセッサの非常にアソシエティビティの高いキャッシュメモリ用のセカンドチャンス置換機構 |
-
1988
- 1988-07-11 JP JP63173412A patent/JPH0222751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538390A (ja) * | 2007-09-04 | 2010-12-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | プロセッサの非常にアソシエティビティの高いキャッシュメモリ用のセカンドチャンス置換機構 |
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