JPH0221803Y2 - - Google Patents

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JPH0221803Y2
JPH0221803Y2 JP1983203074U JP20307483U JPH0221803Y2 JP H0221803 Y2 JPH0221803 Y2 JP H0221803Y2 JP 1983203074 U JP1983203074 U JP 1983203074U JP 20307483 U JP20307483 U JP 20307483U JP H0221803 Y2 JPH0221803 Y2 JP H0221803Y2
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Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は高性能増幅器内に組み込まれたグリツ
チ除去回路に関する。
DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD OF THE INVENTION The present invention relates to glitch removal circuits incorporated within high performance amplifiers.

〔考案の技術的背景及びその問題点〕[Technical background of the invention and its problems]

信号中にしばしば含まれるグリツチは回路の誤
動作等の有害な作用をするため、これを除去する
回路がいくつか提案されている。
Since glitches often included in signals have harmful effects such as circuit malfunction, several circuits have been proposed to remove them.

第1図に従来のグリツチ除去回路の一例を示
す。同図において、電流出力デイジタル・アナロ
グ変換器(以下、DACと称する)1の出力を増
幅器u1により電流−電圧変換している。一般
に、DACへのデイジタル入力がXからYへ変化
するとき、デイジタル入力の各ビツトの変化のタ
イミングが互いに僅かのずれを持つため、このデ
イジタル入力はたとえばX=(…1000)→(…
1111)→…→(…0111)=Yという様に、他の値
を経由してYに落ち着く。このためDAC出力に
はグリツチが現れる。このグリツチを除去するた
め、第1図の回路においてはFET Q1、キヤパ
シタCh及び増幅器u2から成るサンプル・ホー
ルド回路を設けている。そして、DACへのデイ
ジタル入力が変化する直前に端子3からFET Q
1から成るスイツチを開く制御信号を与えること
により、その時点の増幅器u1の値をホールドす
る。そして増幅器u1の出力が落ち着いた時、端
子3の制御信号を除き、その出力の値が出力端子
5に現れる様にする。
FIG. 1 shows an example of a conventional glitch removal circuit. In the figure, the output of a current output digital-to-analog converter (hereinafter referred to as DAC) 1 is subjected to current-to-voltage conversion by an amplifier u1. Generally, when the digital input to the DAC changes from X to Y, the timing of the change of each bit of the digital input is slightly different from each other.
1111)→…→(…0111)=Y, and finally settles on Y through other values. As a result, glitches appear in the DAC output. In order to eliminate this glitch, the circuit of FIG. 1 is provided with a sample-and-hold circuit consisting of FET Q1, capacitor Ch, and amplifier u2. Then, just before the digital input to the DAC changes, the FET Q is connected from terminal 3.
By applying a control signal that opens a switch consisting of 1, the current value of amplifier u1 is held. When the output of the amplifier u1 has stabilized, the control signal at the terminal 3 is removed so that the value of the output appears at the output terminal 5.

しかしながら上述の様なグリツチ除去回路をた
とえば1ppm程度の極めて高い精度が要求される
信号系に挿入しようとしても、以下に示す欠点に
より、その実現は困難である。
However, even if an attempt is made to insert the above-mentioned glitch removal circuit into a signal system that requires extremely high accuracy of, for example, about 1 ppm, it is difficult to realize it due to the following drawbacks.

第1の欠点としては、スイツチとして働く
FET Q1のゲートとドレイン間の容量Csに関連
するチヤージ・インジエクシヨン効果のため、端
子3に制御信号を印加・除去する毎にFET Q1
のドレインに電荷が注入され、別のノイズが出力
端子5に現われることである。電流出力DAC1
として20ビツト精度のものを用いた場合、このノ
イズの大きさはデイジタル入力信号の最下位ビツ
トが表わす値の数10倍にもなる。そのため、デイ
ジタル入力信号の下位のビツト群のみを変化させ
る場合はむしろこのグリツチ除去回路を動作させ
ない方が好ましいという結果になる。
The first drawback is that it works as a switch.
Due to the charge injection effect associated with the capacitance Cs between the gate and drain of FET Q1, each time a control signal is applied or removed from terminal 3, FET Q1
Charge is injected into the drain of the output terminal 5, and another noise appears at the output terminal 5. Current output DAC1
If a 20-bit precision signal is used, the magnitude of this noise will be several tens of times larger than the value represented by the least significant bit of the digital input signal. Therefore, when changing only the lower bit group of the digital input signal, it is preferable not to operate the glitch removal circuit.

第2の欠点としては、第1図に示した従来のグ
リツチ除去回路においては、サンプル・ホールド
を行なうために余分の増幅器u2を必要とすると
いうことである。すなわち、増幅器u1,u2と
して今日単体として得られるものとしては最高の
性能である増幅度Av=120dB、同相除去比(以
下、CMRRと称する)=114dBの素子を用いたと
しても、増幅器u1段で1ppm程度、増幅器u2
段まで来ると3ppm程度の誤差になつてしまい、
電流出力DAC1として20ビツト精度のものを使
用した意味がなくなつてしまう(20ビツト精度で
誤差は1ppmとなる)。
A second drawback is that the conventional glitch removal circuit shown in FIG. 1 requires an extra amplifier u2 to provide sample and hold. In other words, even if we use elements with amplification Av = 120 dB and common mode rejection ratio (hereinafter referred to as CMRR) = 114 dB, which are the highest performances available today as single amplifiers u1 and u2, one stage of amplifier u About 1ppm, amplifier u2
When it reaches the stage, the error becomes about 3ppm,
There is no point in using a 20-bit precision current output DAC1 (with 20-bit precision, the error is 1 ppm).

また、多くの場合、系の非直線性が大きな問題
となる。増幅器u1,u2の入力/出力レベルの
変動により増幅度及びCMRRが変化するので、
出力に非直線性が現われる。この非直線性を防止
するには、増幅器u1だけではなく、増幅器u2
にも特別に設計されたものを使用する必要があ
る。
Additionally, in many cases, system nonlinearity poses a major problem. Since the amplification degree and CMRR change due to fluctuations in the input/output levels of amplifiers u1 and u2,
Nonlinearity appears in the output. To prevent this nonlinearity, not only amplifier u1 but also amplifier u2
It is also necessary to use a specially designed one.

〔考案の目的〕[Purpose of invention]

本考案は上述の従来のグリツチ除去回路の欠点
を解消し、グリツチ除去のためだけに用いられる
増幅器を不要にすることにより、高精度の信号系
から誤差や非直線性の要因をできるだけ排除した
グリツチ除去回路を提供することを目的とする。
The present invention solves the drawbacks of the conventional glitch removal circuits mentioned above, eliminates the need for an amplifier used only for glitch removal, and eliminates the causes of errors and nonlinearity from a high-precision signal system. The purpose is to provide a removal circuit.

〔考案の概要〕[Summary of the idea]

この目的を実現するため本考案のグリツチ除去
回路においては第1及び第2の増幅器を直列接続
し、また発振を防止するためこの間に帯域制限回
路を挿入して成る増幅回路中のこれら増幅器の間
にスイツチを挿入する。このスイツチは発振防止
用の帯域制限回路と前段の増幅器との間に置く。
スイツチが開いている間はこの帯域制限回路中の
キヤパシタにより電位をホールドすることができ
るので、第1図に示した従来回路と同様にして、
グリツチ発生の可能性がある間はスイツチを開く
ことによりグリツチを除去するものである。これ
により、グリツチ除去回路専用には増幅器を設け
る必要がなくなるので、これに関する従来の問題
は解消される。また、スイツチにおける注入電荷
によるノイズの発生を防止するため、スイツチの
オン時及びオフ時に注入される電荷を夫々打ち消
すだけの量の電荷を各時点でスイツチの後段に与
える。
To achieve this purpose, in the glitch removal circuit of the present invention, first and second amplifiers are connected in series, and a band-limiting circuit is inserted between them to prevent oscillation. Insert the switch. This switch is placed between the band limiting circuit for oscillation prevention and the preceding amplifier.
While the switch is open, the potential can be held by the capacitor in this band limiting circuit, so in the same way as the conventional circuit shown in Figure 1,
While there is a possibility of a glitch occurring, the glitch is removed by opening the switch. This eliminates the need for a dedicated amplifier for the glitch removal circuit, and thus eliminates the conventional problems associated with this. Furthermore, in order to prevent the generation of noise due to the charge injected into the switch, an amount of charge sufficient to cancel out the charge injected when the switch is on and off is applied to the subsequent stage of the switch at each time point.

〔考案の実施例〕[Example of idea]

以下、図面に基いて本考案を詳細に説明する。 Hereinafter, the present invention will be explained in detail based on the drawings.

第2図は本考案の一実施例のグリツチ除去回路
を組み込んだ回路を示す回路図である。同図にお
いて、制御論理回路7から出力されるデイジタル
値であるコードはラツチ信号Lによつてラツチ9
に設定され、電流出力DAC1に与えられる。電
流出力DAC1は極めて高い精度、たとえば20
ビツト、を有するものである。ラツチ信号Lは正
のパルスであり、その立ち下がりのタイミングで
コードがラツチ9に設定される。また、同図中の
破線で囲まれた部分Uが第1図に示した増幅器u
1に相当する。すなわち、増幅器U1により前段
部が構成され、また増幅器U2、抵抗R6,R7
により後段部が構成される。また、発振を防止す
るための帯域制限用として、入力部と出力部との
間に抵抗R4,R5及びキヤパシタC3よりなる
回路(以下、CR回路と称する)が挿入され、更
に出力部から入力部へ低誘電吸収特性を有するキ
ヤパシタCfを介して帰還を行なつている。
FIG. 2 is a circuit diagram showing a circuit incorporating a glitch removal circuit according to an embodiment of the present invention. In the figure, a code, which is a digital value outputted from a control logic circuit 7, is applied to a latch 9 by a latch signal L.
and is given to the current output DAC1. The current output DAC1 has very high accuracy, e.g.
It has a bit. The latch signal L is a positive pulse, and a code is set in the latch 9 at the timing of its fall. In addition, the part U surrounded by the broken line in the same figure is the amplifier u shown in FIG.
Corresponds to 1. That is, the front stage is composed of the amplifier U1, and the amplifier U2 and the resistors R6 and R7
The rear part is constructed by: In addition, a circuit (hereinafter referred to as a CR circuit) consisting of resistors R4 and R5 and a capacitor C3 is inserted between the input section and the output section for band limiting to prevent oscillation. Feedback is performed through a capacitor Cf having low dielectric absorption characteristics.

第2図中の増幅回路の動作自体は本考案の要旨
とは直接関係しないので、詳しい説明は与えない
が、第5図に上述の帯域制限処理の一例を示して
おく。同図において、縦軸は増幅度をデシベルで
表わしてある。また、横軸は周波数を対数目盛で
表わしたものである。図中、イは前段部の特性、
ロはCR回路の特性、ハは後段部の特性、ニはキ
ヤパシタCfがない場合の破線で囲まれた部分U
の総合特性、ホはキヤパシタCfを付加した場合
の総合特性を示す。
Since the operation of the amplifier circuit shown in FIG. 2 is not directly related to the gist of the present invention, a detailed explanation will not be provided, but FIG. 5 shows an example of the above-mentioned band limiting process. In the figure, the vertical axis represents the degree of amplification in decibels. Further, the horizontal axis represents frequency on a logarithmic scale. In the figure, A is the characteristic of the front part,
B shows the characteristics of the CR circuit, C shows the characteristics of the latter stage, and D shows the part U surrounded by the broken line when there is no capacitor Cf.
, and ho shows the overall characteristics when a capacitor Cf is added.

さて、以下で本考案の実施例においてどの様に
してグリツチが除去されるかを説明する。
Now, how the glitch is removed in an embodiment of the present invention will be explained below.

第2図中で前段部とCR回路との間に挿入され
ているのがグリツチ除去回路である。すなわち、
第2図中のグリツチ除去回路は、ラツチ信号Lを
入力して所定幅の負のパルスQ及び正のパルス
を発生するワンシヨツト回路11、通常はオン状
態になつているFET Q2、抵抗R1、キヤパシ
タC1から成るスイツチ部、抵抗R2,R3、キ
ヤパシタC2、Ck、ダイオードCR1から成るチ
ヤージ・インジエクシヨン補償部(以下、単に補
償部と称する)より構成されている。この構成に
より、スイツチ部は負のパルスQを入力してその
間FET Q2をオフ状態とすることにより、電流
出力DAC1へ与えられるコードが変化する時に
発生するグリツチが次段に伝わらない様にする。
第3図にラツチ信号L、負のパルスQ、電流出力
DAC1のグリツチを含んだ出力電流Idac、出力
端子5におけるグリツチが除去された出力電圧
Vout間の関係を示す。
In FIG. 2, a glitch removal circuit is inserted between the front stage section and the CR circuit. That is,
The glitch removal circuit in FIG. 2 consists of a one-shot circuit 11 that inputs a latch signal L and generates a negative pulse Q and a positive pulse of a predetermined width, an FET Q2 which is normally in an on state, a resistor R1, and a capacitor. It consists of a switch section consisting of C1, a charge/injection compensation section (hereinafter simply referred to as a compensation section) consisting of resistors R2 and R3, capacitors C2 and Ck, and diode CR1. With this configuration, the switch part inputs a negative pulse Q and turns off the FET Q2 during that time, thereby preventing glitches that occur when the code applied to the current output DAC1 changes from being transmitted to the next stage.
Figure 3 shows latch signal L, negative pulse Q, and current output.
Output current Idac including glitch of DAC1, output voltage with glitch removed at output terminal 5
Shows the relationship between Vout.

ところで、第1図を用いて説明した様に、スイ
ツチ部に対して与えられる駆動信号である負のパ
ルスQの立ち上り及び立ち下がり時のチヤージ・
インジエクシヨンにより別のノイズが発生する。
このノイズを除去するため、補償部はチヤージ・
インジエクシヨンによりスイツチ部の後段に注入
される電荷を丁度打ち消すだけの電荷を発生して
スイツチ部の後段に与える。この補償部の動作を
第2図及び本動作に関連する信号の時間変化を示
す第4図を用いて以下で説明する。
By the way, as explained using FIG.
Another noise is generated by injection.
In order to remove this noise, the compensation section
The injection generates enough charge to cancel the charge injected into the rear stage of the switch part and supplies it to the rear stage of the switch part. The operation of this compensator will be explained below with reference to FIG. 2 and FIG. 4, which shows temporal changes in signals related to this operation.

補償部の基本的な構成は、スイツチ部への駆動
信号である負のパルスQとは逆相の正のパルス
をワンシヨツト回路11から導入し、これをキヤ
パシタCkを介してスイツチ部の後段に結合して
いる。これにより、スイツチ部の注入電荷とは極
性が逆で絶対値が等しい電荷を注入して補償動作
を行なつている。ただし、スイツチ部がオン時と
オフ時とでは、第4図に示す様にスイツチ部の注
入電荷の量が異なるため、第2図中の補償部にお
いては、キヤパシタCkと抵抗R3の値を調整す
ることにより対処している。すなわち、第2図中
の補償部の抵抗R2,R3、ダイオードCR1、
キヤパシタC2の働きにより、a点に正のパルス
Qが与えられた時、b,c点の電圧Vb,Vcは
夫々第4図に示す様に変化する。従つて、キヤパ
シタCkの調整により、スイツチ部からのオフ時
の注入電荷を打ち消し、その後抵抗R3の調整に
よりオン時の注入電荷を打ち消すことができる。
The basic configuration of the compensator is to introduce a positive pulse with the opposite phase from the negative pulse Q that is the drive signal to the switch section from the one-shot circuit 11, and connect it to the subsequent stage of the switch section via the capacitor Ck. are doing. As a result, a compensation operation is performed by injecting charges having opposite polarity and the same absolute value as the charges injected into the switch portion. However, since the amount of charge injected into the switch section differs when the switch section is on and off, as shown in Figure 4, the values of the capacitor Ck and resistor R3 are adjusted in the compensation section shown in Figure 2. I am dealing with this by doing this. That is, the resistors R2 and R3, the diode CR1, and the compensator shown in FIG.
Due to the action of capacitor C2, when a positive pulse Q is applied to point a, voltages Vb and Vc at points b and c change as shown in FIG. 4, respectively. Therefore, by adjusting the capacitor Ck, it is possible to cancel the charge injected from the switch section when the switch is off, and then by adjusting the resistor R3, it is possible to cancel the charge injected when the switch is on.

もちろん補償部の構成は第2図に示したものだ
けに限定されるものではない。たとえば、スイツ
チ部のオフ時の補償量に適合した補償用電荷をオ
フ時及びオン時(オフ時とは逆極性で)に注入す
る第1の補償系と、スイツチ部のオン時だけ動作
し、第1の補償系によりオン時に注入される補償
用の電荷の過剰分を打ち消す電荷を注入する第2
の補償系とから補償部を構成しても良い。
Of course, the configuration of the compensator is not limited to that shown in FIG. 2. For example, a first compensation system injects a compensation charge suitable for the amount of compensation when the switch section is off, both when it is off and when it is on (with the opposite polarity to when it is off), and a first compensation system that operates only when the switch section is on; A second compensation system injects charge that cancels out an excess amount of compensation charge injected by the first compensation system when the first compensation system is turned on.
The compensation unit may be constructed from the compensation system.

また、第2図に示した実施例においては、電流
−電圧変換用に設けられた増幅回路中に本考案の
グリツチ除去回路を設けているが、必ずしもこの
構成に限られるものではない。すなわち、グリツ
チの発生の可能性を示す信号(たとえばラツチ信
号L)が得られ、かつグリツチを含む信号が通過
する信号系に上で説明した様な帯域制限処理を行
なつている増幅回路が含まれていれば、本考案を
適用することができる。
Further, in the embodiment shown in FIG. 2, the glitch removal circuit of the present invention is provided in the amplifier circuit provided for current-to-voltage conversion, but the structure is not necessarily limited to this. That is, the signal system through which a signal indicating the possibility of a glitch (e.g., latch signal L) is obtained and through which the signal containing the glitch passes includes an amplifier circuit that performs band-limiting processing as described above. If so, the present invention can be applied.

また、第2図の回路におけるコードの下位部分
のビツトしか変化せず、そのため発生するグリツ
チの大きさが有害なレベルに達しない等の場合に
はグリツチ除去回路が動作しない様に構成しても
良い。
Furthermore, if only the bits in the lower part of the code in the circuit shown in Figure 2 change, and the size of the glitch that occurs does not reach a harmful level, the glitch removal circuit may be constructed so that it does not operate. good.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のグリツチ除去回路を示す回路
図、第2図は本考案の一実施例のグリツチ除去回
路を組み込んだ回路を示す回路図、第3図は第2
図中の回路におけるグリツチ除去の動作を示すタ
イムチヤート、第4図は第2図中のスイツチ部の
チヤージ・インジエクシヨンによるノイズを打ち
消す動作を示すタイムチヤート、第5図は第2図
中の回路における帯域制限処理の一例を示す図で
ある。 1:電流出力デイジタル・アナログ変換器、
7:制御論理回路、9:ラツチ、11:ワンシヨ
ツト回路、L:ラツチ信号、Q1,Q2:FET、
u1,u2,U1,U2:増幅器。
FIG. 1 is a circuit diagram showing a conventional glitch removal circuit, FIG. 2 is a circuit diagram showing a circuit incorporating a glitch removal circuit according to an embodiment of the present invention, and FIG.
Figure 4 is a time chart showing the operation of removing glitches in the circuit shown in Figure 2. Figure 4 is a time chart showing the operation of canceling the noise caused by the charge injection of the switch section in Figure 2. FIG. 3 is a diagram illustrating an example of band restriction processing. 1: Current output digital to analog converter,
7: Control logic circuit, 9: Latch, 11: One shot circuit, L: Latch signal, Q1, Q2: FET,
u1, u2, U1, U2: amplifier.

Claims (1)

【実用新案登録請求の範囲】 (1) 直列接続された第1及び第2の増幅器の間に
帯域制限回路が直列に挿入され、前記第2の増
幅器の出力が抵抗を介して前記第1の増幅器の
入力端子に対して帰還接続点において帰還接続
され、前記帰還接続点に流れる入力電流に比例
する電圧出力を前記第2の増幅器から得る用に
構成された増幅回路内の前記第1の増幅器の出
力部と前記帯域制限回路との間に直列に挿入さ
れるグリツチ除去回路であつて、 前記帯域制限回路は前記第2の増幅器の入力
部に並列接続されたキヤパシタを含む様に構成
され、 前記増幅回路に入力される信号にグリツチが
含まれる時間帯を示す信号を入力して該時間帯
において開くスイツチを設け、 前記時間帯においては前記キヤパシタにホー
ルドされた電圧が前記第2の増幅器に与えられ
る様にしたグリツチ除去回路。 (2) 前記スイツチと前記第2の増幅器との間に、
前記スイツチが開くことに応答して第1の所定
の電荷を与え、前記スイツチが閉じることに応
答して前記第1の所定の電荷とは独立に定めら
れる第2の所定の電荷を与える回路を設けたこ
とを特徴とする実用新案登録請求の範囲第1項
記載のグリツチ除去回路。
[Claims for Utility Model Registration] (1) A band limiting circuit is inserted in series between the first and second amplifiers connected in series, and the output of the second amplifier is connected to the first amplifier through a resistor. the first amplifier in an amplifier circuit connected in a feedback connection to an input terminal of the amplifier at a feedback connection and configured to obtain a voltage output from the second amplifier that is proportional to an input current flowing through the feedback connection; a glitch removal circuit inserted in series between the output section of the second amplifier and the band-limiting circuit, the band-limiting circuit being configured to include a capacitor connected in parallel to the input section of the second amplifier; A switch is provided which inputs a signal indicating a time period in which a glitch is included in the signal input to the amplifier circuit and opens during the time period, and during the time period, the voltage held in the capacitor is applied to the second amplifier. A glitch removal circuit designed to give (2) between the switch and the second amplifier,
a circuit that applies a first predetermined charge in response to the switch opening and a second predetermined charge that is determined independently of the first predetermined charge in response to the switch closing; A glitch removal circuit according to claim 1, characterized in that the glitch removal circuit is provided as a utility model.
JP20307483U 1983-12-29 1983-12-29 Glitch removal circuit Granted JPS60112126U (en)

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