JPH02215232A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） パンクチャド符号の誤り訂正復号を行うビタビ復号器に
関し、 高符号化率のパンクチャド符号化方式の最適化を可能と
し、且つ誤り訂正能力を向上させることを目的とし、 パンクチャド符号の消去パターンに従ったダミービット
を挿入した受信符号を入力するブランチメトリック計算
回路と、ＡＣＳ回路と、パスメモリ回路とを備え、前記
ＡＣＳ回路は、加算器と、比較器と、セレクタとからな
るビタビ復号器に於いて、前記ＡＣＳ回路に、畳込み符
号の生成多項式の設定変更可能の入力手段と、内部状態
遷移のノード番号の人力手段とを有する内部符号化器と
、該内部符号化器の出力信号により前記ブランチメトリ
ック計算回路からのブランチメトリックを選択出力して
、前記加算器に加えるセレクタとを設けて構成した。

〔産業上の利用分野〕

本発明は、パンクチャド符号の誤り訂正復号を行うビタ
ビ復号器に関するものであ。

ビタビ復号器（Ｖｔｔｅｒｂｉ　　Ｄｅｃｏｄｅｒ）は
、畳込み符号の最尤復号法に使用される復号器であり、
既知の複数の符号系列のうち、受信符号系列に最も符号
距離が近いパスを最尤パスとして選択し、その選択され
たパスに対応した復号出力データを得るものであり、誤
り訂正能力が高いものであるから、衛星通信方式等に於
ける復号器として使用されている。

又パンクチャド符号は、畳込み符号の一部の符号ビット
を予め定められた消去パターンに従って消去したもので
あり、受信側に於いては、同期をとって消去パターンに
従った符号ビットを挿入し、ビタビ復号器により復号す
ることになる。従って、一部の符号ビットを消去するこ
とにより、符号化率を大きくして、伝送効率を向上する
ことができるものである。

〔従来の技術〕

従来例のパンクチャド方式は、例えば、第６図に示すよ
うに、送信側に於いて、送信データを符号化器６Ｉによ
り所定の生成多項式に従って畳込み符号化し、ｌチャネ
ルとＱチャネルの符号ビットをビット消去部６２に加え
、このビット消去部６２に於いて消去パターンに従って
符号ビットを消去し、変劇器６３により変調して無線或
いは有線の伝送路６４に送出する。受信側に於いては、
伝送路６４を介して受信して、復調器６５により復調し
、ダミービット挿入部６６に於いて消去パターンに従っ
たダミービットを挿入し、１．Ｑチャネルの符号ビット
をビタビ復号器６７に加えて、最尤復号法により復号す
るものである。

符号化器６１は、拘束長に＝７、符号化率Ｒ＝１／２　
（＝情報ビット数／符号ビット数）の場合を示し、符号
化率Ｒ＝１／２に於いて最適な生成多項式に従った構成
を示す。即ち、７段のシフトレジスタの入力側から、１
，３，４，６，７．段の出力を加算器により、２を法と
する加算をしてｌチャネルの符号ビットとし、１．２，
３．４．７段の出力を加算器により、２を法とする加算
をしてＱチャネルの符号ビットとするものであり、生成
多項式は、 となる。又ビット消去部６２に於ける消去パターンは、 となり、“０”の位置の符号ビットを消去するものであ
る。

従って、Ｉ、　Ｑチャネルの合計１４個の符号ビット数
（−７個の情報ビット数）に対して、８個の符号ビット
数として伝送することになるから、符号化率Ｒ−７／８
となる。

受信側に於いては、送信側の消去パターンと同一のパタ
ーンに従ってダミービットを、ダミービット挿入部６６
に於いて挿入して、ビタビ復号器６７に於いて復号デー
タが得られるように、挿入タイミングの制御が行われる
。

又第７図はビタビ復号器のブロック図であり、ブランチ
メトリック計算回路３１と、ＡＣＳ回路３２と、パスメ
モリ回路３３とを主要素として構成されている。ブラン
チメトリック計算回路３１は、例えば、直交振幅変調信
号（ＱＡＭ信号）の復調信号を、８値軟判定により判定
したＩ、　Ｑ相それぞれ３ビツトの受信符号が入力され
、ブランチメトリックを算出するもので、第８図に示す
構成を有するものである。即ち、インバータ３４゜３５
と、加算器３６〜３９とを備え、それぞれの加算器３６
〜３９から、（１＋Ｑ）、　　（１＋Ｑ）（Ｔ＋Ｑ）、
　　（Ｔ＋Ｇｌ）の０〜１４の値を示す４ビツト構成の
ブランチメトリックＢＭＩ〜ＢＭ４が出力されてＡＣＳ
回路３２に加えられる。

ＡＣＳ回！３２は、畳込み符号の拘束長Ｋに対して、２
１１個のＡＣＳ回路部を設けるものであリニ拘束長に−
３とした場合に、第９図に示す構成となる。即ち、　’
ｌ　’−’　−２Ｒｓａ　４となるから、４個のＡＣＳ
回路部（ＡＣＳＩ　〜ＡＣＳ４）４１〜４４が設けられ
る。そして、例えば、Ｒ＝１／２．に＝３の最適な生成
多項式を使用する場合には、ＡＣＳ回路部４１は、ブラ
ンチメトリックＢＭｌ　　（Ｔ＋Ｑ）、８Ｍ４　　（Ｔ
＋Ｑ）と、１シンボル前の自ＡＣＳ回路部４１からのパ
スメトリックと、１シンボル前のＡＣＳ回路部４３から
のパスメトリ、りとが加えられて、新しいパスメトリッ
クを算出することにより、生き残りパスを選択し、その
時の生き残りパスの選択結果であるパス選択信号ＰＳ１
〜ＰＳ４を出力し、パスメモリ回路３３に加えることに
なる。

ＡＣＳ回路３２を構成する４個のＡＣＳ回路部４１〜４
４は同一の内部構成を有し、例えば、第１０図に示すよ
うに、加算器４５．４６と比較器４７とセレクタ４８と
から構成されている。例えば、加算器４５によりブラン
チメトリックＢＭＩと自ＡＣＳ回路部４１の１シンボル
前のパスメトリンクとを加算し、加算器４６によりブラ
ンチメトリックＢＭ４と他のＡＣＳ回路部４３の１シン
ボル前のパスメトリックとを加算し、それぞれの加算出
力を比較器４７により比較し、小さい方を新たなパスメ
トリックとしてセレクタ４８から出力し、図示を省略し
たパスメトリックメモリに一時記憶させ、次のパスメト
リック演算に使用することになる。又その時のセレクタ
４８を制御するパス選択信号ＰＳ１をバスメモリ回路３
３に加えることになる。他のＡＣＳ回路部４２〜４４に
於いても同様に動作し、パスメモリ回路３３の内容に基
づいて復号データが出力される。

〔発明が解決しようとする課題〕

前述の従来例のシステムに於いては、符号化率Ｒ＝１／
２の場合に最適な符号となるように最適生成多項式を設
定し、その生成多項式に従った符号化器６１及びビタビ
復号器６７を構成するもので、例えば、第９図に示すよ
うに、ＡＣ５回路部４１〜４４とブランチメトリック計
算回路３１とは固定的に接続されている。又符号化率Ｒ
＝１／２の符号に対して、符号化率Ｒ＝７／８のパンク
チャド符号となる消去パターンを前述のように設定する
ものである。従って、符号化率Ｒ＝７／８のパンクチャ
ド符号の最小符号間距離ｄ＝３程度しか得られないもの
であった。

即ち、従来例に於ける符号化器６１及びビタビ復号器６
７は、符号化率Ｒに対応して最適な生成多項式により構
成されるものではないので、高符号化率の符号化を行っ
た場合の誤り訂正能力を大きくすることは困難であった
。

本発明は、高符号化率のパンクチャド符号化方式の最適
化を可能とし、且つ誤り訂正能力を向上させることを目
的とするものである。

〔課題を解決するための手段〕

本発明のビタビ復号器は、内部符号器に設定する生成多
項式を任意に変更可能としたもので、送信符号の符号化
率に対して最適な生成多項式を設定した場合に於いても
、最尤復号法により復号可能としたもので、第１図を参
照して説明する。

パンクチャド符号の消去パターンに従ったダミービット
を、ダミービット挿入部９に於いて挿入した受信符号を
入力するブランチメトリック計算回路１と、ＡＣＳ回路
２と、パスメモリ回路３とを備え、ＡＣ５回路２は、加
算器４と、比較器５と、セレクタ６とからなるビタビ復
号器に於いて、ＡＣＳ回路２に、畳込み符号の生成多項
式の設定変更可能の入力手段と、内部状態遷移のノード
番号の入力手段とを有する内部符号化器７と、この内部
符号化器７の出力信号によりブランチメトリック計算回
路１からのブランチメトリックを選択出力して、加算器
４に加えるセレクタ８とを設けたものである。

〔作用〕

パンクチャド符号を形成する消去パターンに従ったダミ
ービットが挿入された受信符号がブランチメトリック計
算回路１に入力されて、ブランチメトリックが算出され
る。内部符号化器７は、送信側に設定した生成多項式に
従った生成多項式と内部状態遷移のノード番号とが入力
され、ブランチメトリックを選択するセレクタ８を制御
する制御信号を出力するもので、畳込み符号の拘束長Ｋ
に対応した個数のＡＣ５回路部を設けた場合は、ノード
番号対応のＡＣ５回路部となるから、ノード番号はそれ
ぞれ固定的な値として入力される。

又ＡＣＳ回路部の個数を少なくして時分割的に使用する
場合は、ノード番号が順次切替えられて入力され、それ
によってブランチメトリックが順次選択されて加算器４
に加えられる。

加算器４では、選択されたブランチメトリックと１シン
ボル前のパスメトリックとを加算し、その加算器４の出
力が比較器５により比較され、比較結果によりセレクタ
６が制御されて、加算器４の出力の小さい方が新たなパ
スメトリックとして選択出力され、その時の比較器５の
出力がパス選択信号となってパスメモリ回路３に加えら
れ、パスメモリ回路３の内容に従って復号データが出力
される。

従って、パンクチャド符号方式に於ける消去パターンの
みでなく、生成多項式を含めて最適化することが可能と
なり、最適化された生成多項式に基づいた復号処理を行
うことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のシステム説明図であり、１１
は符号化器、１２はビット消去部、１３は変調器、１４
は有線或いは無線の伝送路、１５は復調器、１６はダミ
ービット挿入部、１７はビタビ復号器である。

符号化器１１は、拘束長に＝７の場合を示し、生成多項
式に従って７段のシフトレジスタの入力側から１．２．
３，６．７段の出力を加算器により加算して■チャネル
の符号ビットとし、１，３４．５．７段の出力を加算器
により加算してＱチャネルの符号ビットとし、それぞれ
ビット消去部１２に加えて、消去パターンに従って符号
ビットを消去し、変調器１３により例えば直交振幅変調
方式により変調して伝送路１４に送出する。

消去パターンは、図示のように、■チャネルは“１１１
１１１１″、Ｑチャネルは“１００００００”とした場
合を示し、符号化率Ｒ＝７／８のパンクチャド符号とす
るものである。このような生成多項式と消去パターンと
を用いることにより、最小符号間距離ｄ＝４とすること
ができた。

受信側に於いては、復調器１５により受信変調信号を復
調し、ダミービット挿入部１６に於いて消去パターンに
従ったダミービットを挿入し、ビタビ復号器１７に加え
て最尤復号法により復号するものであり、その場合に、
ビタビ復号器１７の内部符号化器に対する生成多項式を
設定するもので、この設定生成多項式は送信側に於ける
生成多項式を変更した場合は、それに対応して変更可能
のものである。

第３図は本発明の実施例のブロック図であり、第２図に
於けるビタビ復号器１７の要部を示す。

同図に於いて、２１はブランチメトリック計算回路、２
２はＡＣＳ回路部、２３はパスメモリ回路、２４−１．
２４−２は加算器、２５は比較器、２６はセレクタ、２
７は内部符号化器、２８−１２８−２はセレクタ、２９
はパスメトリックメモリ、３０−１．３０−２はインバ
ータである。

ＡＣＳ回路部２２は、時分割的に使用する場合は、１個
のＡＣＳ回路部２２により第１図に於けるＡＣＳ回路２
を構成することになり、又畳込み符号の拘束長Ｋに対応
した２に一１個を設けた場合は、その個数のＡＣＳ回路
部２２をまとめて第１図に於けるＡＣＳ回路を構成する
ことになる。又内部符号化器２７は、生成多項式とノー
ド番号とが入力されて、セレクタ２Ｂ−１，２８−２を
制御する信号を出力するものである。

受信変調信号を復調して、ダミービット挿入部１６　（
第２図参照）に於いて消去パターンに従ってダミービッ
トを挿入したＩ、Ｑチャネルの符号ビットがブランチメ
トリック計算回路２１に加えられ、従来例と同様に、（
１＋Ｑ）、　　（１＋（ｍ＞（Ｔ＋Ｑ）、　　（Ｔ−＋
−Ｑ）の演算によるブランチメトリックが算出される。

これらのブランチメトリックは、セレクタ２Ｂ−１，２
８−２に加えられる。

内部符号化器２７に入力されるノード番号は、例えば、
畳込み符号の拘束長に＝３の場合に、ＡＣＳ回路部２２
を第９図に示すように４個設けると、それぞれ４個のノ
ードに対応したものとなるから、４個のノード番号が固
定的に設定される。

又１個のＡＣＳ回路部２２を設けた場合は、時分割的に
使用することになるから、順次ノード番号が切替えられ
ることになる。又生成多項式に従って加算器２４−１．
２４−２に加えるブランチメトリックが定まるから、セ
レクタ２８−１．２８−２によってブランチメトリック
が選択される。

加算器２４−１．２４−２と、比較器２５と、セレクタ
２６とによる演算選択出力のパスメトリックは、パスメ
トリックメモリ２９に加えられ、次の受信符号のパスメ
トリックの演算に使用される。又セレクタ２６を制御す
る比較器２５の出力のパス選択信号はパスメモリ回路２
３に加えられて、パスメモリ回路２３から復号データが
出力される。

第４図は本発明の実施例の内部符号化器のブロック図で
あり、Ｇｌｌ〜ＧＩ７．ＧＱＩ〜ＧＱ７はアンド回路、
ＡＤＩ、ＡＤＱは２を法とする加算器である。■チャネ
ル側の生成多項式とノード番号とがレジスタやゲート回
路等による入力手段により、アンド回路ＧＩＩ−０１１
を介して加算器ＡＤＩに加えられ、その出力信号ＡＩが
セレクタ２Ｂ−１＜第３図参照）に、又インバータ３゜
−１を介してセレクタ２８−２に加えられる。又Ｑチャ
ネル側の生成多項式とノード番号とがレジスタやゲート
回路等による入力手段により、アンド回路ＧＱＩ〜ＧＱ
７を介して加算器ＡＤＱに加えられ、その出力信号ＡＱ
がセレクタ２８−１に、又インバータ３０−２を介して
セレクタ２８−２に加えられる。

第２図に示す符号化器１１のＩチャネル側の生成多項式
は１１１００１１”、Ｑチャネル側の生成多項式は“１
０１１１０１”であり、それぞれアンド回路ＧＩＩ〜Ｇ
Ｉ７．ＧＱＩ〜ＧＱ７にノード番号及びＭＳＢと共に加
えられる。そして、アンド回路Ｇｌｌ〜ＧＩ７の出力信
号は、加算器ＡＤＩにより２を法とする加算をされて制
御信号ＡＩとなり、アンド回路ＧＱＩ〜ＧＱ７の出力信
号は、加算器ＡＤＱにより２を法とする加算をされて制
御信号ＡＱとなる。

セレクタ２８−１．２８−２は、制御信号／１、ＡＱの
組合せに従ってブランチメトリックを選択出力すること
になる。

前述の内部符号化器２７のＭＳＢ入力が“０”に決まっ
ている場合は、生成多項式のＭＳＢを設定する必要はな
く、ノード番号のＭＳＢをそのまま、加算器ＡＤ１．Ａ
ＤＱへ入力すれば良い為、内部符号化器２７の最上段の
アンド回路ＧＩ７゜ＧＱ７を省略することができる。同
様に、ノード番号入力のうち“０”のビットに対応する
アンド回路も省略することができるので、回路を小型化
することができる。

第５図はビット誤り率特性曲線図であり、ビット誤り率
ＢＥＲと、信号対雑音比Ｅｂ／Ｎｏ（ｄＢ〕との関係を
、畳込み符号の拘束長に＝７の場合について示すもので
ある。曲＆ＩＡは本発明の実施例による符号化率Ｒ＝７
／８の場合、曲線Ｂは従来例の符号化率Ｒ＝７／８の場
合を示し、本発明の実施例のように、パンクチャド符号
方式に於ける最適化を図ったことにより、例えば、ビッ
ト誤り率ＢＥＲが、１０−６に於いて、本発明は従来例
に比較して約０．２　ｄ　Ｂ高い符号化利得を実現する
ことができた。又曲線Ｃは誤り訂正を行わない場合の特
性を示すものである。

本発明は、前述の実施例にのみ限定されるものではなく
、消去パターンと生成多項式との組合せを、要求される
符号化率Ｒに対応して、最も優れた誤り訂正能力が得ら
れるように選択することができるものである。その場合
には、第５図に示すビット誤り率特性より更に改善され
ることが期待できる。又それに対応した生成多項式を内
部符号化器に設定することができるから、伝送効率を向
上すると共に、ビット誤り率ＢＥＲが劣化した回線に於
いても、誤り訂正復号を行うことが可能となる。

（発明の効果） 以上説明したように、本発明は、ＡＣＳ回路２に、畳込
み符号の生成多項式を設定変更可能としたレジスタやゲ
ート回路等からなる入力手段と、内部状態遷移のノード
番号を入力するレジスタやゲート回路等からなる入力手
段とを有する内部符号化器７と、この内部符号化器７の
出力信号によりブランチメトリック計算回路１からのブ
ランチメトリックを選択出力して加算器４に加えられる
セレクタ８とを設けたものである。

従って、高符号化率のパンクチャド符号化を行う場合に
、消去パターンのみでなく、生成多項式も可変として最
適な伝送符号を選定することが可能であり、その場合の
生成多項式に対応した最尤復号法による復号を、ハード
構成を変更することなく行うことができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のシステム説明図、第３図は本発明の実施例のブロック
図、第４図は本発明の実施例の内部符号化器のブロック
図、第５図はビット誤り率特性曲線図、第６図は従来例
の説明図、第７図はビタビ復号器のブロック図、第８図
はブランチメトリック計算回路のブロック図、第９図は
ＡＣＳ回路のブロック図、第１０図はＡＣＳ回路部のブ
ロック図である。 １はブランチメトリック計算回路、２はＡＣＳ回路、３
はバスメモリ回路、４は加算器、５は比較器、６はセレ
クタ、７は内部符号化器、８はセレクタ、９はダミービ
ット挿入部である。

Claims (1)

1. 【特許請求の範囲】 パンクチャド符号の消去パターンに従ったダミービット
   を挿入した受信符号を入力するブランチメトリック計算
   回路（１）と、ＡＣＳ回路（２）と、パスメモリ回路（
   ３）とを備え、前記ＡＣＳ回路（２）は、加算器（４）
   と、比較器（５）と、セレクタ（６）とからなるビタビ
   復号器に於いて、 前記ＡＣＳ回路（２）に、畳込み符号の生成多項式の設
   定変更可能の入力手段と、内部状態遷移のノード番号の
   入力手段とを有する内部符号化器（７）と、該内部符号
   化器（７）の出力信号により前記ブランチメトリック計
   算回路（１）からのブランチメトリックを選択出力して
   、前記加算器（４）に加えるセレクタ（８）とを設けた ことを特徴とするビタビ復号器。