JPH02206164A - Semiconductor memory device - Google Patents

Semiconductor memory device

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Publication number
JPH02206164A
JPH02206164A JP1026992A JP2699289A JPH02206164A JP H02206164 A JPH02206164 A JP H02206164A JP 1026992 A JP1026992 A JP 1026992A JP 2699289 A JP2699289 A JP 2699289A JP H02206164 A JPH02206164 A JP H02206164A
Authority
JP
Japan
Prior art keywords
memory cell
insulating film
cell capacitor
charge storage
capacitor
Prior art date
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Pending
Application number
JP1026992A
Other languages
Japanese (ja)
Inventor
Hiroshige Hirano
博茂 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP1026992A priority Critical patent/JPH02206164A/en
Publication of JPH02206164A publication Critical patent/JPH02206164A/en
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Abstract

PURPOSE:To realize a much higher density by a method wherein charge-storage parts of a first memory cell capacitor and a second memory cell capacitor are formed as multilayers on an interlayer insulating film at the upper part and the lower part by sandwiching a cell plate electrode and individual insulating films. CONSTITUTION:An interlayer insulating film 7 is formed on a semiconductor substrate 8; a charge-storage part 10 of a first memory cell capacitor is formed on the insulating film 7; an insulating film 11 of the first memory cell capacitor is formed on it; a cell plate electrode 5 composed of a conductor 1 is formed on it. The electrode 5 is used in common as a cell plate of the first memory cell capacitor and a second memory cell capacitor. In addition, an insulating film 13 of the second memory cell capacitor is formed on the cell plate electrode 5; lastly, a charge-storage part, of the second memory cell capacitor, composed of the conductor 1 is formed. Thereby, a high density can be realized without reducing an area per memory cell.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体メモリ装置に関するものであ〔従来の
技術〕 最近、半導体メモリ装置の高密度化が進み、特にダイ゛
ナミソク・ランダムアクセス・メモリ (DRAM)の
高集積度化、高密度化には、目覚ましいものがある。こ
のようなりRAMの発展は、そのチップサイズの半分以
上の面積を占めるメモリセルの高密度化技術の発展に負
う所が大きい。第2図はそのようなメモリセルの一例を
示している。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device. [Prior Art] Recently, the density of semiconductor memory devices has been increasing, and in particular, the density of semiconductor memory devices has increased. The increase in the degree of integration and density of (DRAM) is remarkable. The development of RAM is largely due to the development of high-density technology for memory cells, which occupy an area of more than half of the chip size. FIG. 2 shows an example of such a memory cell.

第2図(A)はメモリセルの平面図、第2図(B)は、
同図(A)のa−a’線の断面図である。
FIG. 2(A) is a plan view of the memory cell, and FIG. 2(B) is
FIG. 2 is a cross-sectional view taken along line a-a' in FIG.

第2図において、1はピント線を構成する導電体、2は
ビット線を構成する導電体1に接続されたドレイン部、
3はワード線を構成する信号読み出し用MO3)ランジ
スタのゲート電極である。
In FIG. 2, 1 is a conductor constituting a focus line, 2 is a drain portion connected to the conductor 1 constituting a bit line,
Reference numeral 3 denotes a gate electrode of a transistor for signal readout (MO3) constituting a word line.

4は上記信号読み出し用MO3)ランジスタのゲート酸
化膜、5はセルプレート電圧源に接続されたセルプレー
ト電極である。6はセル間分離用絶縁膜、7は各導電体
間の層間絶縁膜、8はドレイン部2と反対導電型の基板
、9はドレイン部2と同導電型のメモリセルのソース部
、10′はメモリセルの電荷蓄積部、11′はメモリセ
ルキャパシタを構成する絶縁膜である。14はビット線
を構成する導電体1とドレイン部2とを接続するコンタ
クト窓、15′はメモリセルのソース部9と電荷蓄積部
10’とを接続するコンタクト窓である。
4 is a gate oxide film of the MO3) transistor for reading out the signal, and 5 is a cell plate electrode connected to a cell plate voltage source. 6 is an insulating film for cell isolation, 7 is an interlayer insulating film between each conductor, 8 is a substrate of a conductivity type opposite to that of the drain part 2, 9 is a source part of a memory cell of the same conductivity type as the drain part 2, 10' 11 is a charge storage portion of a memory cell, and 11' is an insulating film constituting a memory cell capacitor. 14 is a contact window that connects the conductor 1 and the drain portion 2 constituting the bit line, and 15' is a contact window that connects the source portion 9 of the memory cell and the charge storage portion 10'.

上記の第2図に示したものは、いわゆるスタック型メモ
リセルである。このメモリセルは、ワード線を構成する
ゲート電極3を論理電圧“H”にすることにより、ビッ
ト線を構成する導電体1の情報をドレイン部2からメモ
リセルのソース部9を通してメモリセルの電荷蓄積部1
0′へと蓄積したり(書き込み状態)、あるいはメモリ
セルの電荷蓄積部10′に蓄積された情報をビ・71線
を構成する導電体1に読み出す(読み出し状態)という
動作を行う。
What is shown in FIG. 2 above is a so-called stacked memory cell. By setting the gate electrode 3 constituting the word line to a logic voltage "H", this memory cell transmits information on the conductor 1 constituting the bit line from the drain section 2 to the source section 9 of the memory cell to charge the memory cell. Accumulation section 1
0' (write state), or read out the information stored in the charge storage section 10' of the memory cell to the conductor 1 constituting the B71 line (read state).

以上のスタック型メモリセルは、電荷蓄積部として基板
表面を利用するのではなく、基板8上に形成された層間
絶縁膜7の上部を利用するため、電荷蓄積部10’から
基板8への電荷リークが起こりに<<、高密度化のメモ
リセルの構造の−っとして考えられている。
The above-described stacked memory cell does not use the substrate surface as a charge storage section, but uses the upper part of the interlayer insulating film 7 formed on the substrate 8, so that charges are transferred from the charge storage section 10' to the substrate 8. Leakage is considered to be an important factor in the structure of high-density memory cells.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このような従来のメモリセルは、高密度化のために、1
つ当りのメモリセル面積を小さくしようとすると、メモ
リセルキャパシタの対向電極面積が小さくなり、したが
ってメモリセルキャパシタの容量値も少なくなり、情報
の正確な読み出し動作が難しくなって誤動作にもつなが
るという問題があった。
In order to increase the density of such conventional memory cells, 1
When trying to reduce the actual memory cell area, the area of the opposing electrode of the memory cell capacitor becomes smaller, and therefore the capacitance value of the memory cell capacitor also decreases, making it difficult to read information accurately and leading to malfunctions. was there.

この発明の目的は、1つ当りのメモリセル面積を小さく
することなく高密度化を図ることができる半導体メモリ
装置を提供することである。
An object of the present invention is to provide a semiconductor memory device that can achieve higher density without reducing the area of each memory cell.

(課題を解決するための手段〕 この発明の半導体メモリ装置は、半導体基板上に層間絶
縁膜を形成し、この層間絶縁膜の上に第1のメモリセル
キャパシタの電荷蓄積部を形成し、その上に第1のメモ
リセルキャパシタの絶縁膜を形成し、その上に導電体か
らなるセルプレート電極を形成する。このセルプレート
電極は、第1および第2のメモリセルキャパシタのセル
プレートとして共用されるものである。さらに、このセ
ルプレート電極の上に第2のメモリセルキャパシタの絶
縁膜を形成し、最後に導電体からなる第2のメモリセル
キャパシタの電荷蓄積部を形成する。
(Means for Solving the Problems) In the semiconductor memory device of the present invention, an interlayer insulating film is formed on a semiconductor substrate, a charge storage portion of a first memory cell capacitor is formed on the interlayer insulating film, and An insulating film of the first memory cell capacitor is formed on the insulating film, and a cell plate electrode made of a conductor is formed on the insulating film.The cell plate electrode is shared as a cell plate of the first and second memory cell capacitors. Further, an insulating film of a second memory cell capacitor is formed on this cell plate electrode, and finally a charge storage portion of the second memory cell capacitor made of a conductor is formed.

そして、第1のメモリセルキャパシタの電荷蓄積部およ
び第2のメモリセルキャパシタの電荷蓄積部は、それぞ
れのメモリセルの信号読み出し用MO3)ランジスタの
ソース部に接続され、前記信号読み出し用MOSトラン
ジスタにより、それぞれのメモリセルキャパシタの情報
の読み出しおよび書き込みを行う構成とする。
The charge storage section of the first memory cell capacitor and the charge storage section of the second memory cell capacitor are connected to the source section of the signal readout MO3) transistor of each memory cell, and are connected to the source section of the signal readout MOS transistor of the respective memory cell. , the configuration is such that information is read and written to each memory cell capacitor.

〔作   用〕[For production]

この発明の構成によれば、層間絶縁膜の上において、第
1および第2のメモリセルキャパシタの電荷蓄積部をセ
ルプレート電極および各絶縁膜を挟んで上下に多層に構
成しているため、第1および第2のメモリセルキャパシ
タの対向電極面積が従来の構成のように並べて形成した
ものより大きくなり、したがってそれだけメモリセルキ
ャパシタの容量値も大きくなり、情報の正確な読み出し
動作が可能となり、安定したメモリセルを実現できる。
According to the structure of the present invention, the charge storage portions of the first and second memory cell capacitors are formed in multiple layers above and below the cell plate electrode and each insulating film on the interlayer insulating film. The areas of the opposing electrodes of the first and second memory cell capacitors are larger than those formed side by side as in the conventional configuration, and therefore the capacitance value of the memory cell capacitors is correspondingly larger, making it possible to read information accurately and stably. memory cells can be realized.

〔実 施 例〕〔Example〕

以下、この発明の実施例について、図面を参照しながら
説明する。
Embodiments of the present invention will be described below with reference to the drawings.

第1図は、この発明の一実施例の半導体メモリ装置の構
成を示す図で、(A)は要部平面図、(B)は同図(A
)のa−a’線の断面図である。
FIG. 1 is a diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention, in which (A) is a plan view of the main part, and (B) is a plan view of the main part.
) is a sectional view taken along line a-a'.

第1図において、1はビット線を構成する導電体、2は
ビット線を構成する導電体1に接続されたドレイン部、
3はワード線を構成する信号読み出し用MO3I−ラン
ジスタのゲート電極である。
In FIG. 1, 1 is a conductor constituting a bit line, 2 is a drain portion connected to the conductor 1 constituting the bit line,
Reference numeral 3 denotes a gate electrode of a signal reading MO3I transistor constituting a word line.

4は上記信号読み出し用MO3+−ランジスタのゲート
酸化膜、5はセルプレート電圧源に接続されたセルプレ
ート電極である。6はセル間分離用絶縁膜、7は各導電
体間の層間絶縁膜、8はドレイン部2と反対導電型の基
板、9はドレイン部2と同導電型のメモリセルのソース
部、IOは第】のメモリセルの電荷蓄積部、11は第1
のメモリセルキャパシタを構成する絶縁膜、12は第2
のメモリセルの電荷蓄積部、13は第2のメモリセルキ
ャパシタを構成する絶縁膜である。14はビット線を構
成する導電体1とドレイン部2とを接続するコンタクト
窓、15はソース部9と第1のメモリセルの電荷蓄積部
10とを接続するコンタクト窓、1Gはソース部9と第
2のメモリセルの電荷蓄積部12とを接続するコンタク
ト窓である。
4 is a gate oxide film of the MO3+- transistor for signal reading, and 5 is a cell plate electrode connected to a cell plate voltage source. 6 is an insulating film for cell isolation, 7 is an interlayer insulating film between each conductor, 8 is a substrate of the opposite conductivity type to the drain part 2, 9 is the source part of the memory cell of the same conductivity type as the drain part 2, and IO is 11 is the charge storage section of the first memory cell;
12 is a second insulating film constituting a memory cell capacitor;
The charge storage portion 13 of the memory cell 13 is an insulating film constituting a second memory cell capacitor. 14 is a contact window that connects the conductor 1 constituting the bit line and the drain part 2; 15 is a contact window that connects the source part 9 and the charge storage part 10 of the first memory cell; 1G is the contact window that connects the source part 9 and the charge storage part 10 of the first memory cell; This is a contact window that connects the charge storage section 12 of the second memory cell.

この半導体メモリ装置は、半導体の基板8上に層間絶縁
膜7を形成し、この層間絶縁膜7の上に第1のメモリセ
ルキャパシタの電荷蓄積部10を形成し、その上に第1
のメモリセルキャパシタの絶縁膜11を形成し、その上
に導電体からなるセルプレート電極5を形成する。この
セルプレート電極5は、第1および第2のメモリセルキ
ャパシタのセルプレートとして共用されるものである。
In this semiconductor memory device, an interlayer insulating film 7 is formed on a semiconductor substrate 8, a charge storage part 10 of a first memory cell capacitor is formed on this interlayer insulating film 7, and a first charge storage part 10 is formed on the interlayer insulating film 7.
An insulating film 11 of a memory cell capacitor is formed, and a cell plate electrode 5 made of a conductor is formed thereon. This cell plate electrode 5 is shared as a cell plate for the first and second memory cell capacitors.

さらに、このセルプレート電極5の上に第2のメモリセ
ルキャパシタの絶縁膜13を形成し、最後に導電体から
なる第2のメモリセルキャパシタの電荷蓄積部12を形
成する。そして、第1のメモリセルキャパシタの電荷蓄
積部10および第2のメモリセルキャパシタの電荷蓄積
部12は、それぞれのメモリセルの信号読み出し用MO
3)ランジスタのソース部9,9に接続され、信号読み
出し用MO3)ランジスタにより、それぞれのメモリセ
ルキャパシタの情報の読み出しおよび書き込みを行う構
成とする。
Further, an insulating film 13 of a second memory cell capacitor is formed on this cell plate electrode 5, and finally a charge storage part 12 of the second memory cell capacitor made of a conductor is formed. The charge storage section 10 of the first memory cell capacitor and the charge storage section 12 of the second memory cell capacitor are connected to the signal readout MO of each memory cell.
3) The transistor is connected to the source portions 9, 9 of the transistor for signal reading. 3) The transistor is configured to read and write information in each memory cell capacitor.

このように、この半導体メモリ装置では、第1および第
2のメモリセルキャパシタの電荷蓄積部10.12をセ
ルプレート電極5を挟んで上下にそれぞれを構成してい
る。
In this manner, in this semiconductor memory device, the charge storage portions 10.12 of the first and second memory cell capacitors are configured one above the other with the cell plate electrode 5 in between.

動作に関しては、従来例の第2図のものと同様に、ワー
ド線を構成するゲート電極3を論理電圧“H”にするこ
とにより、ビット線を構成する導電体1の情報をドレイ
ン部2からソース部9を通して、第1のメモリセルの場
合は電荷蓄積部IO・\、第2のメモリセルの場合は電
荷蓄積部12へと書き込んだり、あるいは逆にメモリセ
ルの情報をビット線を構成する導電体1へ読み出すとい
う動作を行う。
As for the operation, similar to the conventional example shown in FIG. Through the source section 9, the information of the memory cell is written to the charge storage section IO. An operation of reading to the conductor 1 is performed.

この実施例の構成によれば、層間絶縁膜7の上において
、第1および第2のメモリセルキャパシタの電荷蓄積部
10.12をセルプレート電極5および各絶縁膜11.
13を挟んで上下に多層に構成しているため、第1およ
び第2のメモリセルキャパシタの対向電極面積が従来の
構成のように並べて形成したものより大きくなり、した
がってそれだけメモリセルキャパシタの容量値も大きく
なり、情報の正確な読み出し動作が可能となり、安定し
たメモリセルを実現できる。
According to the configuration of this embodiment, on the interlayer insulating film 7, the charge storage portions 10.12 of the first and second memory cell capacitors are connected to the cell plate electrode 5 and each insulating film 11.
13, the opposing electrode area of the first and second memory cell capacitors is larger than that of a conventional structure in which they are arranged side by side. Therefore, the capacitance value of the memory cell capacitor increases accordingly. This also increases the size of the memory cell, making it possible to read information accurately and realizing a stable memory cell.

〔発明の効果〕〔Effect of the invention〕

この発明の半導体メモリ装置によれば、層間絶縁膜上に
こ2つのメモリセルキャパシタを多層構造に形成したの
で、メモリセルキャパシタの容量値を十分確保でき、−
層の高密度化が可能となり、チップサイズの小型化につ
ながり、ひいては、低価格の半導体メモリ装置が供給で
きるようになり、その実用的効果は極めて大きい。
According to the semiconductor memory device of the present invention, since these two memory cell capacitors are formed in a multilayer structure on the interlayer insulating film, a sufficient capacitance value of the memory cell capacitor can be secured, and -
It becomes possible to increase the density of layers, lead to miniaturization of chip size, and in turn, it becomes possible to supply low-cost semiconductor memory devices, which has extremely large practical effects.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(A)はこの発明による半導体メモリ装置の一実
施例の要部平面図、第1図(B)は同図(A)のa−a
’線の断面図、第2図(A)は従来の半導体メモリ装置
の一例の要部平面図、第2図(B)は同図(A)のa−
a’線の断面図である。
FIG. 1(A) is a plan view of essential parts of an embodiment of a semiconductor memory device according to the present invention, and FIG. 1(B) is a-a-a of FIG. 1(A).
2(A) is a plan view of essential parts of an example of a conventional semiconductor memory device, and FIG. 2(B) is a sectional view taken along line a--
It is a sectional view taken along the a' line.

Claims (1)

【特許請求の範囲】[Claims] 半導体基板上に形成された層間絶縁膜と、この層間絶縁
膜の上に形成された第1のメモリセルキャパシタの電荷
蓄積部と、この第1のメモリセルキャパシタの電荷蓄積
部の上に形成された第1のメモリセルキャパシタの絶縁
膜と、この第1のメモリセルキャパシタの絶縁膜の上に
形成された第1および第2のメモリセルキャパシタの共
用のセルプレート電極と、このセルプレート電極の上に
形成された第2のメモリセルキャパシタの絶縁膜と、こ
の第2のメモリセルキャパシタの絶縁膜の上に形成され
た第2のメモリセルキャパシタの電荷蓄積部とから構成
されるメモリセル構造を有する半導体メモリ装置。
An interlayer insulating film formed on a semiconductor substrate, a charge storage part of a first memory cell capacitor formed on the interlayer insulating film, and a charge storage part of a first memory cell capacitor formed on the first memory cell capacitor. an insulating film of the first memory cell capacitor; a cell plate electrode shared by the first and second memory cell capacitors formed on the insulating film of the first memory cell capacitor; A memory cell structure consisting of an insulating film of a second memory cell capacitor formed above and a charge storage part of a second memory cell capacitor formed on the insulating film of the second memory cell capacitor. A semiconductor memory device having:
JP1026992A 1989-02-06 1989-02-06 Semiconductor memory device Pending JPH02206164A (en)

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