JPH02196455A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH02196455A JPH02196455A JP1550489A JP1550489A JPH02196455A JP H02196455 A JPH02196455 A JP H02196455A JP 1550489 A JP1550489 A JP 1550489A JP 1550489 A JP1550489 A JP 1550489A JP H02196455 A JPH02196455 A JP H02196455A
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えばフラットパッケージ型の半導体集積回
路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to, for example, a flat package type semiconductor integrated circuit device.
（従来の技術）
従来、例えばフロッピーディスク装置
（ＦＤＤ）に使用されるリード／ライト回路等を構成す
る集積回路として、第５図に示すように、フラットパッ
ケージ型の集積回路（ＩＣ）ｔｏが使用されている。こ
の型のＩＣｌ０は多数のリード端子１１を備えており、
各リード端子１１の間隔が非常に狭い。(Prior Art) Conventionally, as an integrated circuit constituting a read/write circuit used in a floppy disk device (FDD), for example, a flat package integrated circuit (IC) has been used as shown in FIG. has been done. This type of ICl0 is equipped with a large number of lead terminals 11,
The intervals between each lead terminal 11 are very narrow.
ところで、通常ではＩＣｌ０はプリント回路基板に実装
されて、例えばリード／ライト回路等を構成することに
なる。プリント回路基板には、第４図に示すように、各
種回路に応じた回路パターン１２が形成されている。ｒ
ｃｉｏは各リード端子１１が該当する回路パターン１２
のラウンド１３に半田付けにより接続された状態で、プ
リント回路基板１４に実装されることになる（第３図）
。このような実装工程において、例えばフラットパッケ
ージ型のＩＣｌ０では各リード端子１１の間隔が非常に
狭いため、半田付は処理の際の半田１５が隣接するリー
ド端子１１間に流れて、いわゆる半田ブリッジのような
半田付は不良が発生することが多くなる。Incidentally, ICl0 is normally mounted on a printed circuit board to constitute, for example, a read/write circuit. As shown in FIG. 4, circuit patterns 12 corresponding to various circuits are formed on the printed circuit board. r
cio is the circuit pattern 12 to which each lead terminal 11 corresponds
It will be mounted on the printed circuit board 14 while being connected to the round 13 by soldering (Fig. 3).
. In such a mounting process, for example, in a flat package type ICl0, the intervals between the lead terminals 11 are very narrow, so the solder 15 during the soldering process flows between the adjacent lead terminals 11, causing a so-called solder bridge. Such soldering often causes defects.
（発明が解決しようとする９課題）
従来の例えばフラットパッケージ型のＩＣｌ０では、各
リード端子１１の間隔が非常に狭いため、プリント回路
基板に半田付は処理による実装を行なう場合に、いわゆ
る半田ブリッジのような半田付は不良が発生し易い。こ
のため、隣接するリード端子１１間に半田ブリッジによ
る接続不良が発生し易くなり、製造歩留りを低下させる
要因となっている。(9 Problems to be Solved by the Invention) In the conventional flat package type ICl0, for example, the intervals between the lead terminals 11 are very narrow, so when soldering to the printed circuit board is carried out by processing, so-called solder bridges are formed. This type of soldering is likely to cause defects. For this reason, connection failures due to solder bridges are likely to occur between adjacent lead terminals 11, which is a factor that reduces manufacturing yield.
本発明の目的は、プリント回路基板に半田付は処理によ
り実装する際に、隣接するリード端子間に接続不良が発
生する事態を防止し、結果的に各種回路の製造歩留りを
向上することができる半導体集積回路装置を提供するこ
とにある。An object of the present invention is to prevent connection failures between adjacent lead terminals when mounting them on a printed circuit board by soldering, and as a result, to improve the manufacturing yield of various circuits. An object of the present invention is to provide a semiconductor integrated circuit device.
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、複数のリード端子を備えた半導体集積回路装
置において、隣接する各リード端子のそれぞれの長さが
異なり、その誤差が一定であるように形成された複数の
リード端子を備えた装置である。[Configuration of the Invention (Means and Effects for Solving the Problems) The present invention provides a semiconductor integrated circuit device having a plurality of lead terminals, in which the lengths of adjacent lead terminals are different and the error is constant. The device is equipped with a plurality of lead terminals formed as follows.
このような構成により、各リード端子を半田付けして、
プリント回路基板に実装する際に、隣接する各リード端
子間にはいわゆる半田ブリッジが発生し難くなる。した
がって、各リード端子間に接続不良が発生するような事
態を防止することが可能となる。With this configuration, each lead terminal can be soldered and
When mounting on a printed circuit board, so-called solder bridges are less likely to occur between adjacent lead terminals. Therefore, it is possible to prevent a situation where a connection failure occurs between each lead terminal.
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例に係わる例えばフラットパッケージ型の集積回
路の構成を示す平面図である。(Example) The present invention will be described in detail below with reference to the drawings. FIG. 1 is a plan view showing the configuration of, for example, a flat package type integrated circuit according to the same embodiment.
第１図に示すように、同実施例の集積回路は、例えばＦ
ＤＤのリード／ライト回路を構成したＩＣ本体２０及び
複数のリード端子２１ａ〜２１ｄからなる。As shown in FIG. 1, the integrated circuit of this embodiment is, for example, F
It consists of an IC main body 20 and a plurality of lead terminals 21a to 21d, which constitute a DD read/write circuit.
リード端子２１ａ〜２１ｄは、隣接する各リード端子の
一方が一定の誤差分だけ長くなるように形成されている
。言替えれば、例えば一方のリード端子２１ａは、隣接
する他方のリード端子２１ｂにより、一定の誤差分だけ
短く形成されている。The lead terminals 21a to 21d are formed such that one of the adjacent lead terminals is longer by a certain error. In other words, for example, one lead terminal 21a is made shorter by a certain amount of error than the other adjacent lead terminal 21b.
このような集積回路を、第２図に示すように、プリント
回路基板１４に実装する場合には、各リード端子２１ａ
〜２１ｄをそれぞれ該当する回路パターン１２に半田付
けにより接続する処理がなされる。When such an integrated circuit is mounted on a printed circuit board 14 as shown in FIG.
21d to the corresponding circuit patterns 12 by soldering.
ここで、回路パターン１２には、各リード端子２１ａ〜
２１ｄを半田付けするためのラウンド２３が設けられて
いる。各ラウンド２３には、リード端子２１ａ〜２１ｄ
の先端部を挿入するためのホールが形成されている。こ
れにより、半田付は処理が施される際には、第２図に示
すように、半田１５がラウンド２３のホールまで流し込
まれることになり、リード端子２１ａ〜２１ｄは半田１
５及びラウンド２３を通じて、該当する回路パターン１
２に確実に接続されることになる。Here, the circuit pattern 12 includes each lead terminal 21a to
A round 23 is provided for soldering 21d. Each round 23 has lead terminals 21a to 21d.
A hole is formed for inserting the tip of the As a result, when the soldering process is performed, the solder 15 is poured into the hole of the round 23, as shown in FIG.
5 and round 23, the corresponding circuit pattern 1
2 will be reliably connected.
ところで、本発明では、隣接するリード端子２１ａ〜２
１ｄの一方と他方の長さには一定の誤差がある。このた
め、プリント回路基板１４に半田付は処理により実装す
る場合に、隣接するリード端子２１ａ〜２１ｄの一方と
他方とでは、その誤差分だけ半田付は位置がずれること
になる。したがって、半田付は処理の際に、隣接するリ
ード端子２１ａ〜２１ｄの間で半田１５が流れ、いわゆ
る半田ブリッジが形成されて、隣接するリード端子２１
ａ〜２１ｄの間が接続されるような事態を防止させるこ
とが可能となる。By the way, in the present invention, adjacent lead terminals 21a to 2
There is a certain error between the lengths of one side and the other side of 1d. For this reason, when mounting the printed circuit board 14 by soldering, the position of the soldering will shift between one and the other of the adjacent lead terminals 21a to 21d by the amount of the error. Therefore, during the soldering process, the solder 15 flows between the adjacent lead terminals 21a to 21d, and a so-called solder bridge is formed.
It becomes possible to prevent a situation where connections between a to 21d occur.
この場合、プリント回路基板１４には、予め長さの異な
るリード端子２１ａ〜２１ｄに合せて、回路パターン１
２及びラウンド２３の位置決めを行なう必要がある。し
かし、長さの各誤差分を一定にすることにより、回路パ
ターン１２及びラウンド２３の位置決めは、従来と比較
してそれ程煩わしい作業を必要とすることなく実現可能
である。In this case, a circuit pattern 1 is placed on the printed circuit board 14 in advance to match the lead terminals 21a to 21d of different lengths.
2 and round 23 must be positioned. However, by making the length errors constant, the positioning of the circuit pattern 12 and the round 23 can be realized without requiring much more troublesome work than in the past.
なお、同実施例では、ラウンド２３にホールを形成して
、このホールにリード端子２１ａ〜２１ｄの各先端部を
挿入する実装方式について説明したが、これに限ること
なく、前記第３図に示すように、プリント回路基板１４
の表面でリード端子２１ａ〜２１ｄの各先端部を半田付
は処理する方式でもよい。In this embodiment, a mounting method is described in which a hole is formed in the round 23 and the tips of the lead terminals 21a to 21d are inserted into the hole, but the mounting method is not limited to this, and the mounting method shown in FIG. As in, printed circuit board 14
It is also possible to solder the tips of the lead terminals 21a to 21d on the surface of the lead terminals 21a to 21d.
但し、同実施例の実装方式の方が、リード端子２１ａ〜
２１ｄの位置決めが容易であり、またホールまで半田■
５が流し込まれるため半田付けが確実となる利点がある
。However, the mounting method of the same embodiment is better for the lead terminals 21a to 21a.
Positioning of 21d is easy, and it is easy to solder to the hole.
5 is poured in, which has the advantage of ensuring reliable soldering.
［発明の効果］
以上詳述したように本発明によれば、隣接するリード端
子間の長さが一定誤差分だけ異なるため、プリント回路
基板に半田付は処理により実装する場合に、隣接するリ
ード端子間が接続されるいわゆる半田ブリッジ状態を防
止することができる。[Effects of the Invention] As detailed above, according to the present invention, the lengths between adjacent lead terminals differ by a certain amount of error. It is possible to prevent a so-called solder bridge state in which terminals are connected.
したがって、プリント回路基板に実装して各種回路を構
成する製造工程において、製造歩留りを大幅に向上する
ことができる。特に、例えばフラットパッケージ型のよ
うに、多数のリード端子を有し、隣接するリード端子間
の間隔が狭い集積回路をプリント回路基板に実装する場
合に、本発明を適用すれば、極めて有効である。Therefore, in the manufacturing process of mounting various circuits on printed circuit boards, the manufacturing yield can be significantly improved. In particular, the present invention is extremely effective when applied to a printed circuit board, such as a flat package type integrated circuit, which has a large number of lead terminals and has narrow intervals between adjacent lead terminals. .
第１図は本発明の実施例に係わる半導体集積回路装置の
構成を示す平面図、第２図は同実施例の側面断面図、第
３図は従来技術に係わる側面断面図、第４図は従来技術
に係わる平面図、第５図は従来のフラットパッケージ型
ＩＣの構成を示す平面図である。
１１、２１ａ〜２１ｄ・・・リード端子、１２・・・回
路パターン、１４・・・プリント回路基板、１５・・・
半田、２０・・・ＩＣ本体。FIG. 1 is a plan view showing the configuration of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a side sectional view of the same embodiment, FIG. 3 is a side sectional view of the prior art, and FIG. FIG. 5 is a plan view showing the configuration of a conventional flat package type IC. 11, 21a-21d... Lead terminal, 12... Circuit pattern, 14... Printed circuit board, 15...
Solder, 20...IC body.
Claims (1)
が一定の誤差を有するように形成されており、プリント
回路基板の表面に形成された回路パターンに半田付けに
より接続される複数のリード端子を具備したことを特徴
とする半導体集積回路装置。A plurality of lead terminals that are formed so that the lengths of one adjacent lead terminal and the other lead terminal have a certain error, and are connected by soldering to a circuit pattern formed on the surface of a printed circuit board. A semiconductor integrated circuit device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1550489A JPH02196455A (en) | 1989-01-25 | 1989-01-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1550489A JPH02196455A (en) | 1989-01-25 | 1989-01-25 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196455A true JPH02196455A (en) | 1990-08-03 |
Family
ID=11890640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1550489A Pending JPH02196455A (en) | 1989-01-25 | 1989-01-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196455A (en) |
-
1989
- 1989-01-25 JP JP1550489A patent/JPH02196455A/en active Pending
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