JPH02195471A - 割込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要Ｊ 複数の中央処理装置を有する計算機システムにおける、
該各中央処理装置に対する周辺装置や他の中央処理装置
からの割込み要求を制御する割込み制御方式に関し、 従来、割込み要求を受けた中央処理装置が、何等かの理
由で割込み要求を処理できない場合には、他の中央処理
装置への割込み要求を送出できず、割込み処理の続行が
できなくなる問題の解決を目的とし、 ＠Ｊ込み制御装置中に、該装置に接続された中央処理装
置の稼動状態を確認し、非稼動状態の場合には割込み制
御装置自身で割込み状態を解除する手段を設けて構成す
る。

［産業上の利用分野］ 本発明は、複数の中央処理装置をもつ計算機システムに
おける、該各中央処理装置に対する周辺装置や他の中央
処理装置からの割込み要求を制御する割込み制御方式に
関し、特に、上記各中央処理装置中の特定の中央処理装
置が停止した場合でも、池の中央処理装置に対する割込
み要求の処理を続行させ得る割込み制御方式に関する。

［従来の技術］ 複数の中央処理装置をもつ計算機システムの普及に伴い
、各中央処理装置での処理の同期や、周辺装置からの処
理要求のために、各中央処理装置への割込み制御が必要
とされている。

このため、さまざまな割込み制御方式が創案されている
が、特定の中央処理装置が停止しても、他の中央処理装
置への割込み処理に影響を与えないようにする必要があ
る。

第４図は、従来の割込み制御方式について説明する図を
示しており、割込み要求を受は付ける複数の中央処理装
置（以下、単にｒＣＰ　ＵＪともいう）　６１．６２と
、割込み要求を発生する中央処理装置（ＣＰＵ）５１．
割込み要求を発生する主記憶装置（以下、単に「ＭＳＵ
」ともいう）５２及びチャネル処理装置（以下、単に「
ＣＨＰ」ともいう）５３等で構成され、各装置５１．５
２．５３からの割込み要求は、割込み制御装置５６を介
して、各ＣＰＵ６１，６２に伝達される。

従来の割込み制御装置５６は、内部に優先順位回路５７
を有し、各装置５Ｌ　５２．５３からの割込み要求は、
図中の５５ａ　ｓ　５５ｂ　１５５ｃで示す割込みセッ
ト入力端子に入力され、優先順位回路５７にて優先順位
の判断がなされた後に、各ＣＰＵ６１．６２に対応した
割込みラッチ（以下、単にｒＲＬＡＴＣＨＪともいう）
５８．５９に割込み状態が保持される。

例えば、ＣＰＩＪ６１に対応するＲ−ＬＡＴＣＨ５８に
、割込み要求が保持された場合は、ＣＰ　［Ｊ６１は該
Ｒ−ＬＡＴＣＥ（５８の出力を検知し、自己に割込み要
求がなされたことを知り、必要な割込み処理を行なうと
ともに、リセット信号ａを出力する。

割込み制御装置５６では、ＣＰＵ６１からのリセット信
号ａをリセット入力端子６０で受け、Ｒ−ＬＡＴＣＨ５
８をリセットし、次の割込み要求の受付けが可能な状態
となる。

もう一方のＣＰＵ６２への割込みに関しても、上記と同
様の動作となる。

［発明が解決しようとする課題〕 ところで、このような従来の方法では、割込み要求を受
けたＣＰＵがなんらかの理由により割込みを処理できず
、Ｒ−ＬＡＴＣＨのリセット信号を送出できない場合、
割込み制御装置はＲ−ＬＡＴＣＨをリセットできない。

従って、該当するＣＰＵが割込す処理可能になるまで次
の割込み要求を他のＣＰＵに送出できず、割込み処理の
続行が停止するという問題を生じていた。

本発明は上記問題点に鑑みなされたものであり、特定の
ＣＰＵが停止した場合でも、他のＣＰＵに対する割込み
要求を処理し得る割込み制御方式を促供することを目的
とする。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、複数の中央処理装置と周辺装置で
構成され、割込みを用いて各中央処理装置に処理要求を
伝達する計算機システムで使用される、優先される割込
みを選択するための優先順位回路と、各中央処理装置に
対する割込み状態を保持する割込み状態保持手段と、該
割込み状態保持手段をセット／リセットするための回路
と、割込み状態保持手段に接続された中央処理装置が稼
動状態か否かを確認する手段とを有する割込み制御装置
において、 該割込み制御装置中に、接続された中央処理装置の稼動
状態を確認し、非稼動状態の場合には割込み制御装置自
身で割込み状態を解除する手段を設け、 該手段により、他の中央処理装置への割込みを可能にし
た割込み制御方式である。

［作　用］ 第１図は本発明の割込み制御方式の動作説明図であり、
割込み制御装置自身で割込み状態を解除する場合の一例
を示すものである。

同図において、１は割込み要求を発生する中央処理装置
、２は主記憶装置（ＭＳＵ）、３はチャネル処理装置（
ＣＨＰ）　、４は割込み要求を処理する中央処理装置、
５ａ、５ｂ、５ｃは各装置からの割込みセット入力端子
、６は割込み制御装置、７は優先順位回路、８は割込み
状態を保持する手段なる割込みラッチ（Ｒ−ＬＡＴＣＨ
）、９はデイレイ回路、ＩＯはリセット端子を表わして
いる。

本図の例では、割込み状態を保持する手段なる割込みラ
ッチ（Ｒ−ＬＡＴＣＨ）８及び該Ｒ−ＬＡＴＣＨ８に接
続されるＣＰＵ４が各１台のみが示されているが、実際
には複数台が接続されている。

また、割込み制御装置自身でリセット状態を解除する手
段の一例として、割込みラッチ（Ｒ−ＬＡＴＣＨ）８の
出力にデイレイ回路９を介して発生させたリセット信号
を用いる場合の例である。

以下、本図に基づき動作説明を行う。

ＣＰＵＩ、ＭＳＵ２、ＣＨＰ３等の各装置からＣＰＵ４
への割込み要求は、割込みセット端子人力５　ａｓ　５
　ｂ　ｓ　５　ｃから割込み制御装置６に入る。

割込み制御装置６は、各々の割込み要求に対して優先順
位回路７によって割込み順序の処理決定を行った後に、
ＣＰｔＪ４に対応したＲ−ＬＡＴＣＨ８に割込み要求を
保持する。

Ｒ−ＬＡＴＣＨ８の出力がＣＰＵ４に伝達され、ＣＰＵ
４は割込み処理を行なう。

ＣＰＵ４が割込み処理を完了すると、符号すで示すリセ
ット信号を発生し、該リセット信号すはリセット入力端
子ｌＯに入り、Ｒ−ＬＡＴＣＨ８をリセットする。

また、ＣＰＵ４が、例えば停止中であり割込み処理が実
行出来ない場合には、割込み制御装置ではＲ−ＬＡＴＣ
Ｈ８の出力を、デイレイ回路９を通した、符号ａで示す
リセット信号をリセット入力端子ｌＯに戻す。このリセ
ット信号ａにより、Ｒ−ＬＡＴＣＨ８をリセットする。

従って、次の割込み要求がＲ−ＬＡＴＣＨにセット可能
となり、ＣＰＵ４の状態にかかわらず、割込み処理の継
続が可能となる。

［実施例］ 第２図は本発明にふける割込み制御回路の一実施例を示
す。

同図において、１１は記憶制御装置（以下、単に「ＭＣ
Ｕ」ともいう）、１２は割込み制御装置、１３〜１６は
割込み要求を処理する各中央処理装置（ＣＰ　Ｕ　Ｏ〜
ＣＰＵ３）、１７は割込み要求のセット入力端子、１８
は割込み要求の待ち合わせ用のラッチ（Ｐ−ＬＡＴＣＨ
）　、１９はカウンタ、２０は優先順位回路、２１〜２
４は割込み先の各ＣＰＵに対応して割込み状態を保持す
る割込みラッチ（Ｒ−ＬＡＴＣＨＯ〜Ｒ−ＬＡＴＣＨ３
）、２５はデイレイ回路、２６はＭＣＵ間イフィンタフ
エース７はリセット入力端子、２８はＣＰＵ−ＭＡＳＫ
信号の入力端子を表わしている。

本図の例では、２台のＭＣＵを有するシステムの例であ
り、ＭＣＵｌｌ内に置かれた割込み制御装置１２によっ
て、該ＭＣＵＩＩと接続されている４台のＣＰＵ１３〜
１６に対する割込み要求を処理する場合の例である。

各装置からの割込み要求は、セット入力端子１７に入り
、ＭＣ０間インタフェース２６を介して、ＭＣＵ間のデ
ータ転送を行った後に、待ち合せ用のラッチ（Ｐ−ＬＡ
ＴＣＨ）１８にセットされる。

Ｐ−ＬＡＴＣＨ１８の出力は、カウンタ１９の値に応じ
て優先順位回路２０に人力される。一方、ＣＰＵ１３〜
１６からは、ＣＰＵ−ＭＡＳＫ信号がＭＡＳＫ信号入力
端子２８により優先順位回路２０に入力されており、該
ＭＡＳＫ信号は、ＣＰＵが停止している場合には、ｌＣ
ＰＵへの割込み許可を与えない為の信号である。

優先順位回路２０からの出力は、割込み先のＣＰＵ１３
〜１６に対応したＲ−ＬＡＴＣＨ２１〜２４のいずれか
にセットされる。

割込み状態が保持されたＲ−ＬＡＴＣＨの出力は対応す
るＣＰＵに伝達され、該ＣＰＵは割込み処理を開始する
。

該処理の開始とともに、ＣＰＵはリセット信号すを発生
し、３Ｊ　＋Ｊ上セツト号すがリセット入力端子２７に
人力され、割込み状態を保持するＲ−ＬＡＴＣＨをリセ
ットする。

また、割込み要求を受けたＣＰＵが故障等により、割込
み処理の実行ができない場合には、割込み状態を保持し
たＲ−ＬＡＴＣＨの出力を、デイレイ回路２５を介して
発生させたリセット信号ａをリセット入力端子２８に戻
す。このリセット信号ａにより、割込み状態を保持した
Ｒ−ＬＡＴＣＨがリセットされることになる。

従って、ＣＰ　Ｕ　１３〜１６の状態にかかわらず、割
込み処理の継続が可崗となる。

第３図は本発明の実施例の動作説明のためタイムチャー
トを示しており、同図（ａ）はＣＰＵに故障が無く連続
稼動しく図ではｒｃＰＵ　　０ＮＬＩＮＥＪで示す状態
）、通常の割込み処理が行なわれる場合を示し、同図（
ｂ）はＣＰＵに故障が生じ、該ＣＰＵでの割込み処理が
実行出来ない場合を示している。

第３図（ａ）において、割込み要求がセット入力端子１
７にセットされ（図の符号ａで示す実線部）、該セット
入力はＰ　−Ｌ　Ａ　Ｔ　ＣＨ１８に保持され（図の符
号すで示す実′ａ部）　、ＣＰＵ−ＭＡＳＫ儒号が与え
られるまでＣＰＵへの割込み許可待ちの状態となる。

ＭＡＳＫ信号（図中の符号Ｃで示す実線部）が与えられ
ると、優先順位回路２０を介して、所定のＣＰＵに対応
するＲ　−Ｌ　Ａ、　Ｔ　ＣＨに割込み要求が保持され
る（図中の符号ｄで示す実線部）。

該Ｒ−ＬＡＴＣＨ（７）出力により、ＣＰ　Ｕ　ｌ＊割
込みを検知し、割込み処理を実行し、割込み処理が開始
されるとともに、ＣＰＵからのリセット信号がリセット
入力端子に入力される（図の符号ｅで示す実線部）。

該リセット人力信号ｅにより、Ｒ−ＬＡＴＣＨが符号ｆ
で示す時点でリセットされると共に、Ｐ　−Ｌ　Ａ　Ｔ
　ＣＨＬ！符号ｇで示す時点で、ｌＣＰＵから発生され
る別のリセット信号でリセットされる。

次に、ＣＰＵに故障が生じた場合について、第３図（ｂ
）に基づき説明する。

同図（ａ）の場合と同様な手順で、Ｒ−ＬＡＴＣＨに割
込み要求が保持され（図中の符号ｄで示す実線部）、該
Ｒ−Ｌ　Ａ　Ｔ　ＣＨｌ；ｌ：対応すルｃＰＵに割込み
要求が通知される。一方、ＣＰＵは符号にで示す時点で
非稼動（図でｒＣＰＵ　　０ＦＦＬＩＮＥＪで示す状！
！ｌ）となり、割込み処理及びリセット信号の発生が出
来なくなる。

一方、Ｒ−ＬＡＴＣＨの割込み要求出力は、符号１で示
す時点でデイレイ回路２５に人力され、所定のデイレイ
　（遅延）時間（図の符号りで示す実線部）の後に符号
ｉで示すリセット信号を発生し、該リセッ）１号がリセ
ット入力端子２７に入力され、符号ｊで示す時点でＲ−
ＬＡＴＣＨがリセットされる。

また、この場合、Ｐ−ＬＡＴＣＨにセットされた割込み
要求はそのまま保持され、符号ｎで示す他のＣＰＵから
のＣＰＵ−ＭＡＳＫ信号が優先順位回路２０に入力され
ることにより、符号ｍで示す時点で、Ｐ　−Ｌ　Ａ　Ｔ
　ＣＨ１８の割込み要求がＲ−ＬＡＴＣＨに移され、以
下、第３図（ａ）で説明したのと同様な手順で割込み処
理が行なわれる。

なお、本実施例では、ＣＰＵが非稼動状態の場合には、
割込み制御装［６自身で割込み状態を解除する手段とし
て、割込み状態を保持するＲ−ＬＡＴＣＨの出力に、デ
イレイ回路２５を介してリセット信号ａを発生させるよ
う構成しているが、特にこれに限定されるわけではなく
、この技術分野のものであれば、種々の方法が容易に考
えられる。

［発明の効果〕 以上説明したように、本発明によれば特定のＣＰＵが停
止した場合でも、他のＣＰＵに対する割込み要求を処理
可能となる効果を奏し、システムの性能向上に寄与する
ところが大きい。

【図面の簡単な説明】

第１図は本発明の割込み制御方式の劾イ乍説明図、第２
図は本発明の一実施例構成図、第３図は本発明の実施例
の動作説明のためのタイムチャート、第４図は従来の割
込み制御方式について説明する図である。 ■、４．１３〜１６・・・・・・中央処理装置（ＣＰＵ
）、２・・・・・・主記憶装置（ＭＳＵ）　、３・・・
・・・チャネル処理装置（ＣＨＰ）　、５　ａ、５　ｂ
、５　ｃ、　１７−・・・・・割込みセット入力端子、
６．１２・・・・・・割込み制御装置、７．２０優先順
位回路、８．２１〜２４・・・・・・割込みラッチ（Ｒ
−ＬＡＴＣＨ）　、９．２５・・・・・・デイレイ回路
、１Ｏ１２７・・・・・・リセット入力端子、１１・・
・・・・記憶制御装置（ＭＣＵ）　、１８・・・・・・
持ち合わせ用ラッチ（Ｐ−ＬＡＴＣＨ）　、１９・・・
・・・カウンタ、２６・・・・・・ＭＣｔＪ間インタイ
ンタフエース・・・・・・ＭＡＳＫ信号入力端子 代理人　弁理士　　本　間　　崇 ＊Ｊ１川の割込＾’＄１跣方武の動作説朗図第　１　＠

Claims (1)

1. 【特許請求の範囲】 複数の中央処理装置と周辺装置で構成され、割込みを用
   いて各中央処理装置に処理要求を伝達する計算機システ
   ムで使用される、優先される割込みを選択するための優
   先順位回路と、各中央処理装置に対する割込み状態を保
   持する割込み状態保持手段と、該割込み状態保持手段を
   セット／リセットするための回路と、割込み状態保持手
   段に接続された中央処理装置が稼動状態か否かを確認す
   る手段とを有する割込み制御装置において、 該割込み制御装置中に接続された中央処理装置の稼動状
   態を確認し、非稼動状態の場合には割込み制御装置自身
   で割込み状態を解除する手段を設け、 他の中央処理装置への割込みを可能にしたことを特徴と
   する割込み制御方式。