JPH0219003A - 超高速データ速度のディジタル信号の分配装置 - Google Patents
超高速データ速度のディジタル信号の分配装置Info
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- 229960000265 cromoglicic acid Drugs 0.000 description 1
- IMZMKUWMOSJXDT-UHFFFAOYSA-N cromoglycic acid Chemical group O1C(C(O)=O)=CC(=O)C2=C1C=CC=C2OCC(O)COC1=CC=CC2=C1C(=O)C=C(C(O)=O)O2 IMZMKUWMOSJXDT-UHFFFAOYSA-N 0.000 description 1
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- H01P5/12—Coupling devices having more than two ports
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、超高速データ速度のディジタル信号伝送に関
し、特に、かかる信号を分配線から分岐線に分配する装
置に係る。
し、特に、かかる信号を分配線から分岐線に分配する装
置に係る。
11へi」
ディジタル信号のデータ速度は現在、スペクトル成分か
ら見てマイクロ波領域に匹敵するような値に達している
。
ら見てマイクロ波領域に匹敵するような値に達している
。
伝送された信号の波形を維持するためには完全に整合し
た伝送媒体の使用が必須であり、非整合接続の存在はど
のように惺かであっても伝送に対する致命的な欠陥とな
る。
た伝送媒体の使用が必須であり、非整合接続の存在はど
のように惺かであっても伝送に対する致命的な欠陥とな
る。
約1008bit/秒以上の超高速データ速度の場合、
バスの分岐線の最大許容長さは極めて丸く、また、デー
タ速度の関数である。データ速度が速いほど分岐線の長
さが短い1例えば、100Mbit/秒のデータ速度の
場合、バスの各分岐線の長さは数ellに限定される。
バスの分岐線の最大許容長さは極めて丸く、また、デー
タ速度の関数である。データ速度が速いほど分岐線の長
さが短い1例えば、100Mbit/秒のデータ速度の
場合、バスの各分岐線の長さは数ellに限定される。
その理由は、特性インピーダンスが負荷されていてもバ
スのある程度の非整合が生じる1嵯 、。
スのある程度の非整合が生じる1嵯 、。
からである、長さ5cm以上の分岐線は伝送アインタル
信号に許容できない外乱を導入する。
信号に許容できない外乱を導入する。
現在では一般に、共通のプリント回路板上に設けられた
電子装置に超高速データ速度のディジタル信号が分配さ
れる。このような場合に線の長さが前記のごとく限定さ
れていると、基板上の電子回路の設置に対する制約が厳
しい、即ち、多数の電子回路の設置が可能な基板に対し
ても、実際に設置する電子回路の数を1つまたは2つに
制限せざるを得ない。
電子装置に超高速データ速度のディジタル信号が分配さ
れる。このような場合に線の長さが前記のごとく限定さ
れていると、基板上の電子回路の設置に対する制約が厳
しい、即ち、多数の電子回路の設置が可能な基板に対し
ても、実際に設置する電子回路の数を1つまたは2つに
制限せざるを得ない。
本発明の目的は、超高速データ速度のディジタル信号を
外乱を導入することなくバスからの分岐線を介して分配
できるようにすることである。
外乱を導入することなくバスからの分岐線を介して分配
できるようにすることである。
本発明の目的はまた、所与のプリント回路板上に電子装
置を設置するときの制約、即ち分岐線の長さが極めて雉
いことに起因する制約を軽減することである。
置を設置するときの制約、即ち分岐線の長さが極めて雉
いことに起因する制約を軽減することである。
九囲m贋−
本発明の目的は、一端がエミッタに接続された分配線と
、等しい特性インピーダンスを有し各々が電子回路に接
続された分岐線とを含み、分配線が可変インピーダンス
を有する少なくとも1つの分配バスを含み、該バスが異
なるインピーダンスをもつn個の区分から構成され、各
区分の幅が一定であり、連続する複数区分の幅がエミッ
タに接続された最も広いバス末端から逓減しており、連
続する2つの区分の幅の差が接続部を構成し、各分岐線
が接続部に接続されており、分岐線の長さが任意の長さ
でありバスの区分の長さが任意の長さであることを特徴
とする超高速データ速度のディジタル信号の分配装置を
提供することである。
、等しい特性インピーダンスを有し各々が電子回路に接
続された分岐線とを含み、分配線が可変インピーダンス
を有する少なくとも1つの分配バスを含み、該バスが異
なるインピーダンスをもつn個の区分から構成され、各
区分の幅が一定であり、連続する複数区分の幅がエミッ
タに接続された最も広いバス末端から逓減しており、連
続する2つの区分の幅の差が接続部を構成し、各分岐線
が接続部に接続されており、分岐線の長さが任意の長さ
でありバスの区分の長さが任意の長さであることを特徴
とする超高速データ速度のディジタル信号の分配装置を
提供することである。
λ朱1
添付図面に示す非限定具体例に基づく以下の記載より本
発明がより十分に理解されよう。
発明がより十分に理解されよう。
第1図は、非対称分配を行なう場合の本発明の分配装置
を示す、第1図で分配線は、任意の長さの線L2.L3
.....Lnに接続された可変インピーダンスをもつ
バスBから成る。これらの線はいずれも等しい特性イン
ピーダンスZOを有する。
を示す、第1図で分配線は、任意の長さの線L2.L3
.....Lnに接続された可変インピーダンスをもつ
バスBから成る。これらの線はいずれも等しい特性イン
ピーダンスZOを有する。
バスBは区分Bl、82....Bnから成り、区分8
口はエミッタEに接続され、エミッタE自体の入力は差
動入力または非差動入力を与える入力線LEに接続され
、区分B1は電子回路D1に接続されている。各区分は
任意の長さ及び一定の幅をもつ、11続する区分の幅は
逓増しており、区分B1の幅が最小である。
口はエミッタEに接続され、エミッタE自体の入力は差
動入力または非差動入力を与える入力線LEに接続され
、区分B1は電子回路D1に接続されている。各区分は
任意の長さ及び一定の幅をもつ、11続する区分の幅は
逓増しており、区分B1の幅が最小である。
2つの区分間の接続部の各々は、2つの区分間で区分の
長手方向に対して対称的な幅の変化によって得られる。
長手方向に対して対称的な幅の変化によって得られる。
即ち該幅の変化は区分の両縁に存在する。
公知の任意のタイプのエミッタEは入力線LEから受信
したディジタル信号を整形すべく機能する。
したディジタル信号を整形すべく機能する。
バスBは例えばプリント回路によるトラックのごとき導
体であり、区分81〜Bnは夫々インピーダンス71〜
Znを有する。バスは2つの区分間の各接続部において
線L2....Lnを介して電子回路02.D3.、、
。
体であり、区分81〜Bnは夫々インピーダンス71〜
Znを有する。バスは2つの区分間の各接続部において
線L2....Lnを介して電子回路02.D3.、、
。
Onに接続されている0分岐線は各電子回路D2 、
D3 。
D3 。
、、Dnの入力で特性インピーダンスZOで終っている
。
。
最終区分B1の末端は電子回路D1の入力で好ましくは
ZOに等しいインピーダンスZ1で終っている。
ZOに等しいインピーダンスZ1で終っている。
ディジタル信号の良好な伝送を得るために、区分は夫々
のインピーダンスで終っている6区分のインピーダンス
は次式で示される。
のインピーダンスで終っている6区分のインピーダンス
は次式で示される。
zO・zI
Z2=
ZO+21
0−Z2
Z3=
ZO+22
及び
204(n−1)
ZO+Z(n−1)
し式中、区分B1がzOに等しいインピーダンスをもつ
ときはZ1=ZO]。
ときはZ1=ZO]。
ZO=100Ωトすルトz1=100Ω、Z2=50Q
、Z3=33.3Ω及びZ4=25Ωである。ECL論
理の電子回路DI、02....Dnの場合、電子回路
の出力負荷として回路製造業者によって指定された下限
値は25Ωであるから4つの電子回路に対する分配が可
能である。
、Z3=33.3Ω及びZ4=25Ωである。ECL論
理の電子回路DI、02....Dnの場合、電子回路
の出力負荷として回路製造業者によって指定された下限
値は25Ωであるから4つの電子回路に対する分配が可
能である。
第2八図は第1図の分配装置の変形例を示す。第2Δ図
において、バスCの1つの長手方向縁は直線状であり、
継続する2つの区分間の幅はバスの他方の長手方向縁に
おいて変化している。第1図と同様に、線し2.L3.
、、、Lnは接続部においてバスに接続され、特性イン
ピーダンスzOで終っている。
において、バスCの1つの長手方向縁は直線状であり、
継続する2つの区分間の幅はバスの他方の長手方向縁に
おいて変化している。第1図と同様に、線し2.L3.
、、、Lnは接続部においてバスに接続され、特性イン
ピーダンスzOで終っている。
区分Cnに接続されたエミッタEの反対側のバスの末端
の区分C1は電子回路D1に接続されており、該区分C
1は第1図の場合と同様にインピーダンスZ。
の区分C1は電子回路D1に接続されており、該区分C
1は第1図の場合と同様にインピーダンスZ。
で終っている0区分C1のインピーダンスz1がzOに
等しいと仮定すると、区分02〜Cnのインビーダンス
z2〜Znの値は前記の式で与えられる。
等しいと仮定すると、区分02〜Cnのインビーダンス
z2〜Znの値は前記の式で与えられる。
第2B図は第2八図のバスCに対する線L2〜Lnの接
続の変形例を示す、この第2B図において、分岐線は分
配バスの区分間の接続部を構成する階段状部分のレベル
で分配バスの直線状長手方向縁に接続されている。
続の変形例を示す、この第2B図において、分岐線は分
配バスの区分間の接続部を構成する階段状部分のレベル
で分配バスの直線状長手方向縁に接続されている。
第3図及び第4図は、対称分配を行なう場合の本発明の
分配装置を示す、第3図及び第4図の分配線は、差動エ
ミッタE″の出力に接続された一端を各々が有する2つ
の等しいバスB、B’から構成された差動線から成る。
分配装置を示す、第3図及び第4図の分配線は、差動エ
ミッタE″の出力に接続された一端を各々が有する2つ
の等しいバスB、B’から構成された差動線から成る。
エミッタE°の入力は差動入力または非差動入力を与え
る入力線LEに接続されている。
る入力線LEに接続されている。
第3図において、2つの分配バスB及びB゛は第1図の
分配バスと同型、即ち、各バスの連続する2つの区分間
の接続部は分配バスの両縁の階段状部分から夫々構成さ
れる。第4図において、2つの分配バスC及びC′は第
2図の分配バスと同型、即ち、各バスが1つの直線状長
手方向縁をもち、連続する2つの区分間の接続部はバス
の他方の長手方向縁の階段状部分から構成される。この
第4図に示す分配バスCとC′との直線状長手方向縁は
1/10−の数倍の定間隔Sを隔てて互いに向き合って
いる。
分配バスと同型、即ち、各バスの連続する2つの区分間
の接続部は分配バスの両縁の階段状部分から夫々構成さ
れる。第4図において、2つの分配バスC及びC′は第
2図の分配バスと同型、即ち、各バスが1つの直線状長
手方向縁をもち、連続する2つの区分間の接続部はバス
の他方の長手方向縁の階段状部分から構成される。この
第4図に示す分配バスCとC′との直線状長手方向縁は
1/10−の数倍の定間隔Sを隔てて互いに向き合って
いる。
電子回路D’2.D’3....D’nの各々は差動線
Ld2゜Ld3.、、、Ldnを介して2つの分配バス
B及びB′、またはC及びC′の対応する接続部に接続
されている。
Ld2゜Ld3.、、、Ldnを介して2つの分配バス
B及びB′、またはC及びC′の対応する接続部に接続
されている。
差動線Ld2〜Ldnは任意の長さを有しまた等しいイ
ンピーダンスを有する。これらの差動線は電子回路の入
力側の末端で特性インピーダンスに等しいインピーダン
スZdで終っている。
ンピーダンスを有する。これらの差動線は電子回路の入
力側の末端で特性インピーダンスに等しいインピーダン
スZdで終っている。
これらの2つの図において、2つの分配バスの末端の区
分対B1またはC1は電子回路D’lに接続され等しい
インピーダンスで終っている。このインピーダンスは好
ましくは差動線の特性インピーダンスZdに等しい。
分対B1またはC1は電子回路D’lに接続され等しい
インピーダンスで終っている。このインピーダンスは好
ましくは差動線の特性インピーダンスZdに等しい。
対応する2つの区分即ち第3図の区分Bl、B2...
。
。
Bnまたは第4図の区分CI、C2,,,,Cnに夫々
対応するインピーダンスをZld、Z2d、、、、2n
dで示すとZd−Zld Z2d= Zd+Z1d Zd−22d Z3d= 2d+Z2d Zd =Z(n −1)d nd 7、d+ Z(n −1)d 〔式中、区分B1またはC1がZdに等しいインピーダ
ンスをもつときはZ1d=Zd)である。
対応するインピーダンスをZld、Z2d、、、、2n
dで示すとZd−Zld Z2d= Zd+Z1d Zd−22d Z3d= 2d+Z2d Zd =Z(n −1)d nd 7、d+ Z(n −1)d 〔式中、区分B1またはC1がZdに等しいインピーダ
ンスをもつときはZ1d=Zd)である。
第1図〜第4図において、ディジタル信号は電子回路D
1〜DnまたはD″1〜D’nに分配される。これらの
電子回路は、受信信号を内部で処理する回路から成って
もよく、あるいは、分配バスまたは例えば同軸ケーブル
もしくは被覆リード対に接続された出力を各々が有する
エミッタEまたはEoを含む伝送回路から成ってもよい
、第1図から第4区の装置においていくつかの装置が信
号処理回路で残りの装置が伝送回路であってもよい。全
部の電子回路が伝送回路の場合には、プリント回路板は
例えば第11図及び第12図に関して後述するように受
信しなディジタル信号を前記伝送回路に分配するマザー
ボードであってもよい。
1〜DnまたはD″1〜D’nに分配される。これらの
電子回路は、受信信号を内部で処理する回路から成って
もよく、あるいは、分配バスまたは例えば同軸ケーブル
もしくは被覆リード対に接続された出力を各々が有する
エミッタEまたはEoを含む伝送回路から成ってもよい
、第1図から第4区の装置においていくつかの装置が信
号処理回路で残りの装置が伝送回路であってもよい。全
部の電子回路が伝送回路の場合には、プリント回路板は
例えば第11図及び第12図に関して後述するように受
信しなディジタル信号を前記伝送回路に分配するマザー
ボードであってもよい。
第5図においては参照符号Li及びDiが第1図及び第
2図の線及び電子回路を示す、この電子回路は出力で分
配バスに接続され、該分配バスは、電子回i¥!1Di
l〜Dimに接続された噴個の区分を有し、区分IID
Iは該区分の特性インピーダンスに等しいインピーダン
スZiOで終っている。 Dimのごとき電子回路は任
意の長さを有しまた例えば値ZiOの等しい特性インピ
ーダンスをもつ線によってバスBDに接続されている。
2図の線及び電子回路を示す、この電子回路は出力で分
配バスに接続され、該分配バスは、電子回i¥!1Di
l〜Dimに接続された噴個の区分を有し、区分IID
Iは該区分の特性インピーダンスに等しいインピーダン
スZiOで終っている。 Dimのごとき電子回路は任
意の長さを有しまた例えば値ZiOの等しい特性インピ
ーダンスをもつ線によってバスBDに接続されている。
これらの線は特性インピーダンスで終っている。
第6図において、Ldi及びD’lは第3図及び第4図
の差動線及び電子回路を示す、この図において電子回路
は、各々がp個の区分F1〜ppまたはF’l〜F’p
を有する2つの分配バスF及びFoに接続された出力を
有する差動エミッタである。これらの区分は電子図lD
’l〜D’ipに接続されている。電子回路D’ilは
2つのバスF及びFoの区分F1及びF’lの末端に接
続されている。その他の電子回路例えばD’ipは差動
線を介して2つのバスF及びFoの対応する区分に接続
されている0等しいインピーダンスを有する任意の長さ
の差動線は夫々の特性インピーダンスに等しいインピー
ダンスZdOで終っている1区分F1及びF’lの対か
ら構成された線がZdOに等しいインピーダンスをもつ
と想定すると、区分F1及びF’lの末端はインピーダ
ンスZdOを介して接続されている。
の差動線及び電子回路を示す、この図において電子回路
は、各々がp個の区分F1〜ppまたはF’l〜F’p
を有する2つの分配バスF及びFoに接続された出力を
有する差動エミッタである。これらの区分は電子図lD
’l〜D’ipに接続されている。電子回路D’ilは
2つのバスF及びFoの区分F1及びF’lの末端に接
続されている。その他の電子回路例えばD’ipは差動
線を介して2つのバスF及びFoの対応する区分に接続
されている0等しいインピーダンスを有する任意の長さ
の差動線は夫々の特性インピーダンスに等しいインピー
ダンスZdOで終っている1区分F1及びF’lの対か
ら構成された線がZdOに等しいインピーダンスをもつ
と想定すると、区分F1及びF’lの末端はインピーダ
ンスZdOを介して接続されている。
第7図において、参照符号Li及びDiは第1図の線及
び電子回路を示す、この図における電子回路は同軸ケー
ブルLCに接続されたエミッタである。
び電子回路を示す、この図における電子回路は同軸ケー
ブルLCに接続されたエミッタである。
第8A図及び第8B図において、Ldi及びD′iは第
3図及び第4図の差動線及び電子回路を示す、この図の
電子回路は第8八図の2つの同軸ケーブルLCI及びL
C2または第8B図の被覆リード対しBiに接続された
出力を有する差動エミッタである。
3図及び第4図の差動線及び電子回路を示す、この図の
電子回路は第8八図の2つの同軸ケーブルLCI及びL
C2または第8B図の被覆リード対しBiに接続された
出力を有する差動エミッタである。
第5図及び第7図において、エミッタは差動エミッタで
もよい。この場合、第5図のエミッタは等しい2つのバ
スに接続され、第7図のエミッタは2つの同軸ケーブル
または被覆リード対に接続されている。第6図及び第8
八図、第8B図でも同様にエミッタは非対称分配用単一
バスに接続されたエミッタでもよくまたは単一同軸ケー
ブルに接続されたエミッタでもよい。
もよい。この場合、第5図のエミッタは等しい2つのバ
スに接続され、第7図のエミッタは2つの同軸ケーブル
または被覆リード対に接続されている。第6図及び第8
八図、第8B図でも同様にエミッタは非対称分配用単一
バスに接続されたエミッタでもよくまたは単一同軸ケー
ブルに接続されたエミッタでもよい。
非対称分配用バスまたは2つの差動分配用バスは、真っ
直ぐでなくてもよく、電子回路が設置されるプリント回
路板を十分に利用できるように任意の角度に屈曲してい
てもよい、第9図は第2区分BD2が屈曲した非対称分
配用バスBDを示す。
直ぐでなくてもよく、電子回路が設置されるプリント回
路板を十分に利用できるように任意の角度に屈曲してい
てもよい、第9図は第2区分BD2が屈曲した非対称分
配用バスBDを示す。
第10図は、各々が第2区分BD2及びBD’ 2に屈
曲部を夫々有する2つの差動分配用バスBD及び89′
を示す、差動分配の場合には、2つのバスが積層される
のが好ましいが、例えば基板Sによって互いから明確に
分離される必要がある。これは、各対の対応する区分の
インピーダンスが明確に規定された値になるように、各
差動線の2つのリード線の長さを等しい値に維持しバス
の対応する区分を平行にするためである。
曲部を夫々有する2つの差動分配用バスBD及び89′
を示す、差動分配の場合には、2つのバスが積層される
のが好ましいが、例えば基板Sによって互いから明確に
分離される必要がある。これは、各対の対応する区分の
インピーダンスが明確に規定された値になるように、各
差動線の2つのリード線の長さを等しい値に維持しバス
の対応する区分を平行にするためである。
第11図及び第12図は、マザーボードによる分配に関
している。第11図は非対称分配を示し、第12図は対
称分配を示す。
している。第11図は非対称分配を示し、第12図は対
称分配を示す。
第11図において、マザーボードはエミッタEPとエミ
ッタの出力に接続された分配バスBPとを備える。該エ
ミッタの入力は差動入力または非差動入力を与える入力
線LEPに接続されている。第11図のバスBPは第2
八図及び第2B図のバスCと同様に1つの直線状長手方
向縁をもつが、バスBPは勿論第1図のように区分の幅
の対称変化によって得られた接続部を有していてもよい
、各接続部はコネクタKを介して伝送回路に接続されて
いる0種々の伝送回路CDI、CD2.CD4.CD5
を例として示した。伝送回路CD1は第1図及び第2図
に示すタイプである。伝送回路CD2は第3図及び第4
図に示すタイプである。伝送回路CD4は出力で2つの
同軸ケーブルLCI、LC2に接続された差動エミッタ
E′から構成されている。同軸ケーブルに代替して被覆
リード対を使用してもよい、伝送回路CD5は第5図に
示すタイプである。該伝送回路はコネクタKを介してバ
スBPの末端区分に接続されている。伝送回路CDI、
CD2.CD4.CD5において、エミッタは等しい特
性インピーダンス201をもつ任意の長さの分岐線によ
って分配バスBPに接続されている0回路CD3はプラ
グ回路であり、同じくコネクタKによってバスBPの接
続部に接続され、伝送回路の他の線と同じ特性インピー
ダンス201で終端となる線だけを含む、このプラグ回
路は正常には前記接続部に接続される伝送回路が故障の
ときまたは前記接続部を伝送回路に接続する準備がまだ
できていないときに、対応する接続部においてバスBP
のインピーダンスを維持し得る。
ッタの出力に接続された分配バスBPとを備える。該エ
ミッタの入力は差動入力または非差動入力を与える入力
線LEPに接続されている。第11図のバスBPは第2
八図及び第2B図のバスCと同様に1つの直線状長手方
向縁をもつが、バスBPは勿論第1図のように区分の幅
の対称変化によって得られた接続部を有していてもよい
、各接続部はコネクタKを介して伝送回路に接続されて
いる0種々の伝送回路CDI、CD2.CD4.CD5
を例として示した。伝送回路CD1は第1図及び第2図
に示すタイプである。伝送回路CD2は第3図及び第4
図に示すタイプである。伝送回路CD4は出力で2つの
同軸ケーブルLCI、LC2に接続された差動エミッタ
E′から構成されている。同軸ケーブルに代替して被覆
リード対を使用してもよい、伝送回路CD5は第5図に
示すタイプである。該伝送回路はコネクタKを介してバ
スBPの末端区分に接続されている。伝送回路CDI、
CD2.CD4.CD5において、エミッタは等しい特
性インピーダンス201をもつ任意の長さの分岐線によ
って分配バスBPに接続されている0回路CD3はプラ
グ回路であり、同じくコネクタKによってバスBPの接
続部に接続され、伝送回路の他の線と同じ特性インピー
ダンス201で終端となる線だけを含む、このプラグ回
路は正常には前記接続部に接続される伝送回路が故障の
ときまたは前記接続部を伝送回路に接続する準備がまだ
できていないときに、対応する接続部においてバスBP
のインピーダンスを維持し得る。
第12図において、マザーボードは差動エミッタEDP
と2つの分配バスBPI及びBP2とを含む0図示のバ
スの各々は第4図のごとき直線状縁を有するが第3図の
バスB、!1″と同じタイプでもよい、バスBDI及び
BO2の接続部対の各々はコネクタに1を介して伝送回
路に接続されている0例として種々の伝送回路CTI、
CT2.CT4.CT5を図示した。伝送回路CTIは
第1図及び第2図に示すタイプであり、入力線LEが差
動線である。伝送回路CT2は第3図及び第4図に示す
タイプであり、入力線LEが差動線である。伝送回路C
T4は第8八図に示すタイプであり、2つの同軸ケーブ
ルは第8B図のごときリード対によって代替されてもよ
い、伝送回路CT5は第7図に示すタイプである。該伝
送回路はコネクタに1を介してバスBPI、BP2の2
つの末端区分に接続されている。伝送回路CT1.CT
2.CT4.CT5において、エミッタは同じ特性イン
ピーダンスZdlをもつ任意の長さの差動線を介して分
配バスBPI、BP2に接続されている0回路CT3は
プラグ回路であり、同じくコネクタに1によって2つの
バスBPI、BP2に接続され、伝送回路の差動線に等
しい特性インピーダンスZdlで終端となる差動線を含
む、このプラグ回路は第11図のプラグ回路CD3と同
じ機能を果たす。
と2つの分配バスBPI及びBP2とを含む0図示のバ
スの各々は第4図のごとき直線状縁を有するが第3図の
バスB、!1″と同じタイプでもよい、バスBDI及び
BO2の接続部対の各々はコネクタに1を介して伝送回
路に接続されている0例として種々の伝送回路CTI、
CT2.CT4.CT5を図示した。伝送回路CTIは
第1図及び第2図に示すタイプであり、入力線LEが差
動線である。伝送回路CT2は第3図及び第4図に示す
タイプであり、入力線LEが差動線である。伝送回路C
T4は第8八図に示すタイプであり、2つの同軸ケーブ
ルは第8B図のごときリード対によって代替されてもよ
い、伝送回路CT5は第7図に示すタイプである。該伝
送回路はコネクタに1を介してバスBPI、BP2の2
つの末端区分に接続されている。伝送回路CT1.CT
2.CT4.CT5において、エミッタは同じ特性イン
ピーダンスZdlをもつ任意の長さの差動線を介して分
配バスBPI、BP2に接続されている0回路CT3は
プラグ回路であり、同じくコネクタに1によって2つの
バスBPI、BP2に接続され、伝送回路の差動線に等
しい特性インピーダンスZdlで終端となる差動線を含
む、このプラグ回路は第11図のプラグ回路CD3と同
じ機能を果たす。
第11図及び第12図において、伝送回路及びプラグ回
路はプリント回路板上に設けられている0図示の種々の
回路は例として示しただけであり、勿論全部の伝送回路
が任意のタイプの等しい回路でもよい、同様に、伝送回
路が図示の1つ以上のタイプから構成され、伝送回路が
故障しないときはプラグ回路が存在しなくてもよい。
路はプリント回路板上に設けられている0図示の種々の
回路は例として示しただけであり、勿論全部の伝送回路
が任意のタイプの等しい回路でもよい、同様に、伝送回
路が図示の1つ以上のタイプから構成され、伝送回路が
故障しないときはプラグ回路が存在しなくてもよい。
第1図は、非対称分配の場合の本発明の分配装置の説明
図、第2八図は、第1図の分配装置の変形例の説明図、
第2B図は第2八図のバスの変形例の説明図、第3図は
対称分配の場合の本発明の分配装置の説明図、第4図は
第3図の分配装置の変形例の説明図、第5図は第1図及
び第2図の電子回路の変形例の説明図、第6図は第3図
及び第4図の電子回路の変形例の説明図、第7図は第1
図及び第2図の電子回路の別の変形例の説明図、第8八
図及び第8B図は第3図及び第4図の電子回路の別の2
つの変形例の説明図、第9図は第2図のバスの変形例の
説明図、第10図は第4図の2つのバスの変形例の斜視
図、第11図はマザーボードで使用される本発明の非対
称分配装置の説明図、第12図はマザーボードで使用さ
れる本発明の対称分配装置の説明図である。 2・・・・・・エミッタ、B、B’ 、BP、Bpl、
BP2・・・・・・分配バス、B1〜Bn、・・・・・
区分、L2〜Ln・・・・・・分岐線、D1〜Dn・・
・・・・電子回路、CD1.CD2 、CD4 、CD
5 、Ctl 、CT2 、CT4 、CT5・・・・
・・プリント回路板、CD3.CT3.、・・・・プラ
グカード、K。 Kl・・・・・・コネクタ。
図、第2八図は、第1図の分配装置の変形例の説明図、
第2B図は第2八図のバスの変形例の説明図、第3図は
対称分配の場合の本発明の分配装置の説明図、第4図は
第3図の分配装置の変形例の説明図、第5図は第1図及
び第2図の電子回路の変形例の説明図、第6図は第3図
及び第4図の電子回路の変形例の説明図、第7図は第1
図及び第2図の電子回路の別の変形例の説明図、第8八
図及び第8B図は第3図及び第4図の電子回路の別の2
つの変形例の説明図、第9図は第2図のバスの変形例の
説明図、第10図は第4図の2つのバスの変形例の斜視
図、第11図はマザーボードで使用される本発明の非対
称分配装置の説明図、第12図はマザーボードで使用さ
れる本発明の対称分配装置の説明図である。 2・・・・・・エミッタ、B、B’ 、BP、Bpl、
BP2・・・・・・分配バス、B1〜Bn、・・・・・
区分、L2〜Ln・・・・・・分岐線、D1〜Dn・・
・・・・電子回路、CD1.CD2 、CD4 、CD
5 、Ctl 、CT2 、CT4 、CT5・・・・
・・プリント回路板、CD3.CT3.、・・・・プラ
グカード、K。 Kl・・・・・・コネクタ。
Claims (12)
- (1) 一端がエミッタに接続された分配線と、互いに
等しい特性インピーダンスを有し各々が電子回路に接続
された複数の分岐線とを含み、分配線が可変インピーダ
ンスを有する少なくとも1つのパスから成り、該パスが
異なるインピーダンスを有するn個の区分から成り、各
区分の幅が一定であり、連続する複数区分の幅がエミッ
タに接続されたパスの最も広い末端から逓減しており、
連続する2つの区分の幅の差が接続部を構成し、各分岐
線が各1つの接続部に接続されており、分岐線の長さが
任意であり、パスの複数区分の長さが任意であることを
特徴とする超高速データ速度のディジタル信号の分配装
置。 - (2) 差動分配を行なうために分配線が並列な等しい
2つのパスから成り、2つのパスの一端が差動エミッタ
に接続され、分岐線が任意の長さの差動線から成り、2
つのパスの対応する区分が向き合っており、前記対応す
る区分2つが1つの区分対を形成し、複数の区分対は異
なるインピーダンスを有しており、各差動線が一方でパ
スの対応する2つの接続部に接続され他方で電子回路の
入力に接続され特性インピーダンスを介して該電子回路
の入力で終端し、差動エミッタから最も遠い末端の一対
の区分は電子回路の入力に接続された末端を有し前記末
端区分対のインピーダンスを介して該電子回路の入力で
終端していることを特徴とする請求項1に記載の分配装
置。 - (3) 各接続部において前記区分が該区分の両側で互
いに接続されていることを特徴とする請求項2に記載の
分配装置。 - (4) パスが1つの直線状長手方向側縁を有しており
、連続する2つの区分が該区分の別の側縁で互いに接続
されていることを特徴とする請求項2に記載の分配装置
。 - (5) 2つのバスの各々が1つの直線状長手方向側縁
を有しており、各バスの連続する2つの区分が該区分の
別の側縁で互いに接続されており、2つのバスの直線状
長手方向側縁が互いに向き合つていることを特徴とする
請求項2に記載の分配装置。 - (6) バスが真っ直ぐであることを特徴とする請求項
2に記載の分配装置。 - (7) 2つのバスが重畳され且つ互いに分離されてい
ることを特徴とする請求項2に記載の分配装置。 - (8) バスが長手方向で任意の角度で屈曲しており、
該屈曲部がバスの対応する場所に存在することを特徴と
する請求項2に記載の分配装置。 - (9) バスが重畳され且つ互いに分離されていること
を特徴とする請求項8に記載の分配装置。 - (10) 分配線がマザーボードを形成する分配バスで
あり、各分岐線及び協働する電子回路がプリント回路板
を構成し、各分岐線がコネクタを介してバスの接続部に
接続され、バスの末端区分が、プリント回路板上に設け
られた電子回路にコネクタを介して接続されていること
を特徴とする請求項1に記載の分配装置。 - (11) 2つの分配バスがマザーボードの分配線を構
成し、各差動分岐線及び協働する電子回路がプリント回
路板を構成し、各差動線がコネクタを介して対応する2
つの接続部に接続され、バスの末端区分が、プリント回
路板上に設けられた電子回路にコネクタを介して接続さ
れていることを特徴とする請求項4に記載の分配装置。 - (12) 欠陥のあるプリント回路板を特性インピーダ
ンスで終端する線だけを含むプラグカードに交換するこ
とを特徴とする請求項10または11に記載の分配装置
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8805993 | 1988-05-04 | ||
FR8805993A FR2631169B1 (fr) | 1988-05-04 | 1988-05-04 | Dispositif de distribution de signaux numeriques a tres hauts debits |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0219003A true JPH0219003A (ja) | 1990-01-23 |
Family
ID=9365986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1112811A Pending JPH0219003A (ja) | 1988-05-04 | 1989-05-01 | 超高速データ速度のディジタル信号の分配装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4947144A (ja) |
EP (1) | EP0340713A1 (ja) |
JP (1) | JPH0219003A (ja) |
CA (1) | CA1300238C (ja) |
FR (1) | FR2631169B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251870A (ja) * | 2012-06-04 | 2013-12-12 | Fujitsu Ltd | 電子機器及び半導体装置 |
Families Citing this family (16)
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---|---|---|---|---|
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US5274671A (en) * | 1991-08-14 | 1993-12-28 | Hewlett Packard Company | Use of output impedance control to eliminate mastership change-over delays in a data communication network |
JPH09214076A (ja) * | 1996-02-05 | 1997-08-15 | Fujitsu Ltd | プリント配線基板 |
US5650757A (en) * | 1996-03-27 | 1997-07-22 | Hewlett-Packard Company | Impedance stepping for increasing the operating speed of computer backplane busses |
US5696667A (en) * | 1996-04-15 | 1997-12-09 | Arizona Digital, Inc. | Backplane for high speed data processing system |
JP3442237B2 (ja) | 1996-10-30 | 2003-09-02 | 株式会社日立製作所 | 間隙結合式バスシステム |
KR100399594B1 (ko) * | 2000-05-04 | 2003-09-26 | 삼성전자주식회사 | 시스템 보드 및 이 보드의 임피이던스 조절 방법 |
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US6979202B2 (en) | 2001-01-12 | 2005-12-27 | Litton Systems, Inc. | High-speed electrical connector |
US6910897B2 (en) | 2001-01-12 | 2005-06-28 | Litton Systems, Inc. | Interconnection system |
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KR100726458B1 (ko) * | 2006-01-16 | 2007-06-11 | 삼성전자주식회사 | 기판조립체 |
US7646262B2 (en) * | 2007-12-28 | 2010-01-12 | Alcatel-Lucent Usa Inc. | High speed wideband differential signal distribution |
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US9980366B2 (en) | 2015-01-12 | 2018-05-22 | Qualcomm Incorporated | High speed signal routing topology for better signal quality |
CN114025481B (zh) * | 2021-11-12 | 2023-06-30 | 深圳市一晤未来科技有限公司 | 一种识别并管理阻抗线的方法及其系统 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4092616A (en) * | 1976-11-22 | 1978-05-30 | General Dynamics Corporation Electronics Division | Traveling wave power combining apparatus |
GB2173077A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | RF signal connection arrangement |
EP0196098B1 (en) * | 1985-03-29 | 1992-05-20 | Honeywell Inc. | Broadband amplifier/mixer |
-
1988
- 1988-05-04 FR FR8805993A patent/FR2631169B1/fr not_active Expired - Fee Related
-
1989
- 1989-05-01 CA CA000598322A patent/CA1300238C/fr not_active Expired - Lifetime
- 1989-05-01 JP JP1112811A patent/JPH0219003A/ja active Pending
- 1989-05-02 EP EP89107915A patent/EP0340713A1/fr not_active Withdrawn
- 1989-05-04 US US07/347,449 patent/US4947144A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251870A (ja) * | 2012-06-04 | 2013-12-12 | Fujitsu Ltd | 電子機器及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
FR2631169A1 (fr) | 1989-11-10 |
CA1300238C (fr) | 1992-05-05 |
FR2631169B1 (fr) | 1990-07-13 |
EP0340713A1 (fr) | 1989-11-08 |
US4947144A (en) | 1990-08-07 |
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