JPH02189635A

JPH02189635A - ファジィ推論装置

Info

Publication number: JPH02189635A
Application number: JP1009114A
Authority: JP
Inventors: Hitoshi Koseki; 古関　斉; Takeshi Kikuchi; 健菊池
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-01-18
Filing date: 1989-01-18
Publication date: 1990-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ファジィ推論を実行するためのファジィ推
論装置に関し、ファジィ推論にニューラルネットワーク
を利用したものである。

〔従来の技術〕

ファジィ理論は輪郭のあいまいな言葉をそのまま取り扱
ってファジィ推論を用いて情報処理を行なうものである
。ファジィ推論では、まず、第２図（Ａ）に示すように
、ルール１〜Ｎの前件部Ａ　〜ＡＮと事実Ａ′とが合致
する度合α１〜α、を求める。次に、同図（Ｂ）に示す
ように、この求められた値α　〜αＮに応じて各ルール
の後件部Ｂ　〜ＢＮを採用して、各ルールについての推
論結果Ｂ　′〜Ｂ　′を得る。そして、最後Ｎに、同図（Ｃ）に示すように、各ルールの推論結果Ｂ　
′〜Ｂ　′を重ね合わせることにより、最Ｎ終曲な推論結果Ｂ′を得る。

従来のファジィ推論装置は、ルールごとに前件部および
後件部のメンバシップ関数をルール・チップに記憶し、
事実データ入力に応じてこれら記憶されたメンバーシッ
プ関数に基づいて前記推論演算を行なうように構成され
ていた。ところが、このような構成ではルール数に応じ
てルール・チップが必要ななめ、ルール数が多い場合に
はチップ数が膨大になる欠点があった。また、事実デー
タが入力されるごとに旧Ｎ−ＭＡＸ演算を行なうので、
演算速度が遅い欠点があった。

そこで、このような欠点を解決するものとして、市販の
メモリをファジィ・チップに仕立てて、メモリアクセス
のみで推論結果が得られるようにしたものが提案されて
いる。これは、あらかじめ別のコンピュータですべての
入力値の組合せをファジィ推論し、推論結果だけをメモ
リに書込むようにしたものである。第３図はこのメモリ
によるファジィ推論装置の構成例を示したものである。

ＥＰＲＯＭｌ０には別のコンピュータで入力変数Ａ−Ｄ
のすべての組合せをファジィ推論した結果〈出力変数ｘ
、ｙ）がテーブルとして書込まれている。推論実行時に
は、入力値Ａ〜ＤはＡ−Ｄ変換器１１〜１４でそれぞれ
４ビツトのディジタルデータに変換され、これがアドレ
スデータとしてＥＰＲＯＭｌ０に入力される。これによ
り、ＥＰＲＯＭｌ０からは入力値Ａ〜Ｄの組合せに応じ
て推論結果Ｘ、Ｙｆｆｉ読み出され、Ｄ−Ａ変換器１５
゜１６でアナログデータに変換されて出力される。

〔発明が解決しようとする課題〕

前記第３図のメモリによるファジィ推論装置によれば、
ファジィ推論結果だけを記憶しておけばよく、ルール自
体は記憶する必要がないので、ルール数に制限がなく、
ルール数が多い場合にも装置を小型化できる。また、ル
ールメンバーシップ関数の形状や推論方式を自由に設定
できる。また、メモリアクセス（テーブル参照）のみに
より推論結果が得られるので、ファジィ演算は不要であ
り、推論を高速で行なうことができる。

しかしながら、このメモリによるファジィ推論装置では
、入出力変数の数がメモリ・チップのピン数で制限され
、小規模用途にしか使えない欠点があった。しかも、た
とえメモリの集積度が上がったとしても、入力のアドレ
ス線はあまり増えず（１Ｍビットが１６Ｍビットになっ
たとしても、入力アドレス線は１７本から２１本になる
だけで、４本しか増えない）、大幅な入出力変数の増加
は期待できない、まして、ピン数を増やすなめに集積度
の高いメモリを使うのでは、メモリの無駄使いになるだ
けである。

また、推論結果に不具合が生じてきた場合はルールを変
更の大小にかかわらず全ての推論をやり直し、テーブル
を書き換えねばならなかった。

この発明は、従来の技術における上述の点に鑑みてなさ
れたもので、前記メモリによるファジィ推論装置の利点
を生かしつつ、その欠点を改善したファジィ推論装置を
提供しようとするものである。

〔課題を解決するための手段〕

この発明は、ニューラルネットワークの入力部ニューロ
ンに全ルールの入力変数を割り当てると共に、ニューラ
ルネットワークの出力部ニューロンから出力変数を得る
ようにしてなるものである。

〔作　用〕

この発明によれば、予め入力変数の各組合せを別のコン
ピュータ等でファジィ推論して、入力変数と出力変数の
組合せを求め、入力変数をニューラルネットワークの入
力部ニューロンに割り当てた場合に出力部ニューロンか
ら対応する出力変数が得られるようにニューラルネット
ワークを構築することにより、ファジィ推論装置が構成
される。

これによれば、メモリによるファジィ推論装置と同様に
ルール自体を記憶する必要がないので、ルール数に制限
がなく、ルール数が多い場合にも装置を小型化できる。

また、ルールメンバーシップ関数の形状や推論方式を自
由に設定できる。また、ファジィ演算を行なわないので
、推論を高速で行なうことができる。しかも、メモリに
よるファジィ推論装置のように入出力ピン数による制限
がなく、自由にニューラルネットワークの入出力部のニ
ューロン数を定めることにより、入出力変数の数を自由
に設定でき、大規模用途にも適用することができる。ま
た、ニューラルネットワークはテーブルの構成において
テーブルの圧縮機能を有しているなめ、メモリを用いた
手法のように入出力変数の数が増すほどテーブルの容１
が爆発的に増加するようなことが抑えられ、効率的なテ
ーブル構成が実現できる。

また、ニューラルネットワークに学習機能を持たせれば
、推論結果に不具合が生じてきた場合にも、新たに求め
た教師信号を与えることにより学習を追加して手直しす
ることが充分可能であり、メモリによる手法のようにル
ールを修正して全ての推論実行をやり直してテーブルを
いちいち書換える手間は不要になる。また、この学習機
能をパックプロパゲーション形ニューラルネットワーク
で構成すれば、効果的である。

〔実施例〕

この発明の一実施例を第１図に示す。ここでは、前件部
入力変数をＡ〜Ｎ、後件部出力変数をＸ〜Ｚとして、Ｉ　Ｆ　　Ａ　ａｎｄ　　Ｂ　ａｎｄ　　・＝−ａｎｄ
　ＮＴＨＥＮ　　　Ｄｏ　　Ｘ、ＤＯＹ、Ｄｏ　　Ｚの
推論を実行する場合について示している。また、ニュー
ラルネットワークを３層バックプロパゲーション形で構
成している。

入力変数Ａ−Ｎは、例えばそれぞれ４ビツトのパラレル
ディジタルデータで構成され、ニューラルネットワーク
回路２０に入力される。ニューラルネットワーク回路２
０は例えば３層バックプロパゲーション形で構成されて
いる。入力層２２には、全入力ビットに対応したニュー
ロン２２Ａ１２２Ａ　、・・・・・・、２２Ｎ４が設け
られており、入力Ａ〜Ｎの各ビット信号がそれぞれ入力
される。

中間層２４には４個のニューロン２４−１乃至２４−４
が設けられており、各々が入力層２２ノ全ニユーロン２
２Ａ　　、２２Ａ２．　　・・・　・・・　。

２２Ｎ４と相互にシナゲス結合されている。出力層２６
には出力ｘ、ｙ、ｚの各ビットに対応したニューロン２
６Ｘ１，２６Ｘ２．・・・・・・、２６Ｚ４が設けられ
ており、各々が中間層２２の全ニューロン４−１乃至２
４−４に相互にシナプス結合されている。出力層２６か
らは出力変数Ｘ、Ｙ、Ｚが得られる。

第１図の装置をファジィ推論装置として動作させるため
には、まずニューラルネットワーク回路２０に学習を行
なわせる必要がある。すなわち、はじめに前記メモリに
より手法と同様に、予め入力変数Ａ〜Ｄの各組合せを別
のコンピュータ等でファジィ推論して、入力変数と出力
変数の組合せのテーブルを作成する。メモリによる手法
ではこのテーブルをそのままＲＯＭに書き込んだが、こ
こではニューラルネットワーク回路２０に学習させる。

すなわち、作成されたテーブルに基づき入力層２２に入
力変数Ａ〜Ｄを与え、出力層２４にこれに対応する１組
の出力変数Ｘ−Ｚを教師信号として与える。

入力層２２と中間層２４の各シナプス結合および中間層
２４と出力層２６の各シナプス結合には予め適当なシブ
ナス荷重がそれぞれ与えられており、入力層２２に与え
られた入力変数Ａ−Ｄはこのシブナス荷重に従って、中
間層２４から出力層２６へと順次送られて演算が行なわ
れる。出力層２６はその演算結果と教師信号として与え
られている出力変数Ｘ〜Ｚとを比較して、その誤差が小
さくなるようにバックグロパゲーションによりシナプス
荷重を変化させる。そして、このような学習を、テーブ
ルの各組合せについて行なっていくことにより、シナプ
ス荷重はしだいに収束していく。

以上の学習を終了すれば、ファジィ推論装置ができ上る
。すなわち、入力変数Ａ〜Ｄとして適当な組合せを入力
すると、前記テーブルどおりのまたはこれに近い出力変
数Ｘ〜２の組合せがファジィ演算なしに得られる。

その後、推論結果に不具合が生じてきた場合には、別の
コンピュータ等でファジィ推論して、新たに教師信号を
得て、これに基づき学習を追加してシナプス荷重を変更
すればよい、新たな教師信号はファジィ推論実行のやり
直しによらずとも、外界変化等により与えられる。

〔変更例〕

前記実施例では、ニューラルネットワークに学習機能を
持たせたが、ルールを変更する必要がない場合は予めモ
デルによる実験によりシナプス荷重を収束させて、この
値を固定的に用いてニューラルネットワークを構成すれ
ば、個々の推論装置自体に学習機能を持たせる必要はな
い。

また、ニューラルネットワークに学習機能を持たせる場
合にも、前記実施例で示したパックプロパゲーション形
以外にも各種形式を用いることができる。

まな、この発明で用いられるニューラルネットワークは
、ハードウェアのほかソフトウェアでも実現することが
できる。

〔発明の効果〕

以上説明したように、この発明によれば、メモリによる
ファジィ推論装置と同様にルール自体を記憶する必要が
なくなり、ルール数に制限がなく、ルール数が多い場合
にも装置を小型化できる。また、ルールメンバーシップ
関数の形状や推論方式を自由に設定できる。また、ファ
ジィ演算を行なわないので、推論を高速で行なうことが
できる。

しかも、メモリによるファジィ推論装置のように入出力
ピン数による制限がなく、自由にニューラルネットワー
クの入出力部のニューロン数を定めることにより、入出
力変数の数を自由に設定でき、大規模用途にも適用する
ことができる。また、ニューラルネットワークはテーブ
ルの構成においてテーブルの圧縮機能を有しているため
、メモリを用いた手法のように入出力変数の数が増すほ
どテーブルの容量が爆発的に増加するようなことが抑え
られ、効率的なテーブル構成が実現できる。

また、ニューラルネットワークに学習機能を持たせれば
、推論結果に不具合が生じてきた場合にも、新たに求め
た教師信号を与えることにより学習を追加して手直しす
ることができ、メモリによる手法のようにルールを修正
して全ての推論実行をやり直してテーブルをいちいち書
換える手間は不要になる。また、この学習機能をパック
プロパゲーション形ニューラルネットワークで構成すれ
ば、効果的である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図である
。第２図は、ファジィ推論過程を説明する図である。第３図は、従来のメモリには手法を示すブロック図であ
る。２０・・・ニューラルネットワーク回路、２２・・・入
力層、２４・・・中間層、２６・・・出力層。

Claims

【特許請求の範囲】

　ニューラルネットワークの入力部ニューロンに全ルー
ルの入力変数を割り当てると共に、ニューラルネットワ
ークの出力部ニューロンから出力変数を得るようにして
なるファジィ推論装置。