JPH02189024A - 入力絶縁回路 - Google Patents
入力絶縁回路Info
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- JPH02189024A JPH02189024A JP911089A JP911089A JPH02189024A JP H02189024 A JPH02189024 A JP H02189024A JP 911089 A JP911089 A JP 911089A JP 911089 A JP911089 A JP 911089A JP H02189024 A JPH02189024 A JP H02189024A
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- Japan
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- light emitting
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- 238000009413 insulation Methods 0.000 title description 4
- 238000002955 isolation Methods 0.000 claims description 9
- 230000036039 immunity Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- IWNZUQBLGWBHIC-UHFFFAOYSA-N 2-[carboxymethyl-[2-[carboxymethyl(dodecanoyl)amino]ethyl]amino]acetic acid Chemical compound CCCCCCCCCCCC(=O)N(CC(O)=O)CCN(CC(O)=O)CC(O)=O IWNZUQBLGWBHIC-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- OUDSFQBUEBFSPS-UHFFFAOYSA-N ethylenediaminetriacetic acid Chemical compound OC(=O)CNCCN(CC(O)=O)CC(O)=O OUDSFQBUEBFSPS-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、例えば無電源入力絶縁型のシュミットトリガ
回路などを形成するのに好適な、入力絶縁回路に関する
ものである。
回路などを形成するのに好適な、入力絶縁回路に関する
ものである。
従来から知られているこの種の入力絶縁回路のひとつと
して、いわゆるパルス用シュミット入力絶縁回路が知ら
れている。この種の回路として、第１に、１次ウィンド
ウコンパレータとフォトカブラとを組み合わせた絶縁方
式がある。かがる方式は、絶縁用電源が必要なことがら
ハードウェアが増大すると共に、演算増幅器を用いたウ
ィンドウコンパレータのための駆動電源が必要になると
いう不都合がある。 従来から知られている第２のパルス用シュミット入力絶
縁回路として、無電源シュミットトリガ回路とパルスト
ランスとの組み合わせによる絶縁方式がある。かかる方
式においても、■ノイズに弱い。入力インピーダンスに
ヒステリシス特性と負性領域が有るため、ドライバ側（
外部）インピーダンスが大きいと発振することがある。 ■応答速度が遅い。発振防止用のＲＣ回路が含まれてい
るため、高い周波数（５０ｋＨｚ程度以上）には応答で
きない。という不都合がある。
して、いわゆるパルス用シュミット入力絶縁回路が知ら
れている。この種の回路として、第１に、１次ウィンド
ウコンパレータとフォトカブラとを組み合わせた絶縁方
式がある。かがる方式は、絶縁用電源が必要なことがら
ハードウェアが増大すると共に、演算増幅器を用いたウ
ィンドウコンパレータのための駆動電源が必要になると
いう不都合がある。 従来から知られている第２のパルス用シュミット入力絶
縁回路として、無電源シュミットトリガ回路とパルスト
ランスとの組み合わせによる絶縁方式がある。かかる方
式においても、■ノイズに弱い。入力インピーダンスに
ヒステリシス特性と負性領域が有るため、ドライバ側（
外部）インピーダンスが大きいと発振することがある。 ■応答速度が遅い。発振防止用のＲＣ回路が含まれてい
るため、高い周波数（５０ｋＨｚ程度以上）には応答で
きない。という不都合がある。
そこで、入力側フォトカプラによる絶縁と２次ウィンド
ウコンパレータによる２値化処理とを組み合わせた方式
が考えられているが、フォトカプラからアナログレベル
を検出しているためにＣＴＲ（相対強度）の製品バラツ
キおよび劣化の影響を受け、結果として、製品ごとにス
レッシュホールド電圧のバラツキが生じるという欠点が
みられる。 よって本発明の目的は上述の点に鑑み、安定したスレ・
ンシュホごルド値を有すると共に、ノイズに強く且つ高
速応答が可能な入力絶縁回路を提供することにある。
ウコンパレータによる２値化処理とを組み合わせた方式
が考えられているが、フォトカプラからアナログレベル
を検出しているためにＣＴＲ（相対強度）の製品バラツ
キおよび劣化の影響を受け、結果として、製品ごとにス
レッシュホールド電圧のバラツキが生じるという欠点が
みられる。 よって本発明の目的は上述の点に鑑み、安定したスレ・
ンシュホごルド値を有すると共に、ノイズに強く且つ高
速応答が可能な入力絶縁回路を提供することにある。
かかる目的を達成するために、本発明ではアナログ入力
電圧の印加に伴って所定の基準電圧を発生する基準電圧
発生回路と、直列接続された第１および第２の発光ダイ
オードと、発光ダイオードのいずれか一方にエミッタ・
コレクタが並列接続されると共に基準電圧に対応した電
圧がベースに印加されるトランジスタと、アナログ入力
電圧の電圧値に対応して直列ダイオードに流入する電流
を一定値に制限する電流制限回路と、第１および第２の
発光ダイオードとそれぞれ対をなす受光素子とを備え、
受光素子からデジタル信号を出力するものである。
電圧の印加に伴って所定の基準電圧を発生する基準電圧
発生回路と、直列接続された第１および第２の発光ダイ
オードと、発光ダイオードのいずれか一方にエミッタ・
コレクタが並列接続されると共に基準電圧に対応した電
圧がベースに印加されるトランジスタと、アナログ入力
電圧の電圧値に対応して直列ダイオードに流入する電流
を一定値に制限する電流制限回路と、第１および第２の
発光ダイオードとそれぞれ対をなす受光素子とを備え、
受光素子からデジタル信号を出力するものである。
本発明では、発光ダイオード（ＬＥＤ）のＯＮ電圧はほ
ぼ一定であることに着目して（換言すれば、発光ダイオ
ードのＯＮ電圧については製品ごとのバラツキが少ない
ので）、２つのフォトカプラ用ＬＥＤを直列接続してシ
ュミットコンパレータを形成し、そのＯＮ電圧と無電源
動作する基準電圧発生回路の発生電圧とを比較すること
により、２つのスレッシュホールド電圧に対する入力ア
ナログ電圧の比較出力を得るものである。
ぼ一定であることに着目して（換言すれば、発光ダイオ
ードのＯＮ電圧については製品ごとのバラツキが少ない
ので）、２つのフォトカプラ用ＬＥＤを直列接続してシ
ュミットコンパレータを形成し、そのＯＮ電圧と無電源
動作する基準電圧発生回路の発生電圧とを比較すること
により、２つのスレッシュホールド電圧に対する入力ア
ナログ電圧の比較出力を得るものである。
以下、実施例に基づいて本発明を群細に説明する。
第１図は、本発明を適用した無電源型シュミット入カフ
オドカブラ絶縁回路の一実施例を示す回路図である。本
図において、１は基準電圧発生回路、２は電流制限回路
、３Ａおよび３Ｂは第１のフォトカプラ（以下、ＰＣＬ
という）を形成するＬＥＤおよびフォトトランジスタ、
４Ａおよび４Ｂは第２のフォトカプラ（以下、ＰＣＨと
いう）を形成するＬＥＤおよびフォトトランジスタ、５
はＪＫ型ラフリップフロップ以下、ＪＫＦＦという）で
ある。 第２図は、第１図の動作を示す特性図である。 次に、第１図および第２図を共に参照しながら本実施例
の動作、を説明する。 まず、基準電圧発生回路１は入力電圧Ｖｉを電源電圧と
して電圧ｅ、を発生する。このことによりＰＮＰ ト
ランジスタＴｒはＯＮＬ、、そのコレクタ・エミッタ間
電圧ｅ２はＰＣｌのＬＥＤ４ＡのＯＮ電圧より小さな値
に保持される。 弔 ｖｉく上 ると 次に、入力電圧Ｖｉがシュミット下側スレッシュホール
ド電圧ＶｉＬ以上になると（第２図参照）、ＰＣＬのＬ
ＥＤ３ＡがＯＮして電流ｉ、が急増し、電流制限回路２
が動作してｉ＋＝一定となる。これにより、電圧ｅｌ＋
ｅＺは共に一定となり、ｖｉの増加分は電流制限回路
電圧ｅＬｉに吸収されてしまうようになるＨ＋の肩特性
領域）。 そして、入力電圧Ｖｉがシュミット上側スレッシュホー
ルド電圧ｖｉＨ以上になると、ｅＬｉ＞ｅｂとなってト
ランジスタＴｒがＯＦＦ Ｌ、その結果としてＰＣＩの
ＬＥＤ４ＡがＯＮする（Ｔｒから４ Ａ ヘｉ ｒが転
流）。 ＬＥ口４ＡのＯＮにより、ＪＫＦＦ ５の出力Ｑはクロ
ックエツジに同期してＱ＝Ｈレベルとなる。 −ｖｉ＜ ると 入力電圧が下降する場合については、上記と逆の動作と
なる。そして、Ｖ ｉＬ ＞ Ｖ ｉになると、ＰＣＬ
のＬＥＤ３ＡがＯＦＦ Ｌ、ＰＣＬ （フォトトランジ
スタ３Ｂ）の負論理信号出力によりＪＫＦＦ ５はやは
りクロックエツジに同期してＱ＝Ｌレベルとなる。 以上により、シュミットコンパレータ動作が行なわれて
いる。 このように、スレッシュホールドレベルはフォトカプラ
のＯＮ電圧と基準電圧発生回路のｅ、電圧により決まる
ため、ＣＴＲ（相対強度）値の影響はほとんど受けない
。 また二次側ＪＫＦＦによるシュミットのトリガ機能が有
るため、出力レベルが人力インピーダンスに影響をあた
えない。よってノイズに強く、高速応答が可能となる。 上述した本実施例の特色をまとめて列挙すると、次のと
おりである。 高速パルスのエツジ検出に際して、入力−次側絶縁部電
源供給が不要きなる。 シュミットスレッシュホールド電圧のバラツキ又は劣化
が極力少なくなる。 応答速度を高め、かつ、ノイズに強くなる。 発振の原因となる入力インピーダンスの負性領域が無く
なる。 入力端子の節約をするため、フォトカプラをカスケード
接続している。 ハードウェアの量をさらに節約するため、クロック周波
数（ＪＫＦＦ）を用いている。
オドカブラ絶縁回路の一実施例を示す回路図である。本
図において、１は基準電圧発生回路、２は電流制限回路
、３Ａおよび３Ｂは第１のフォトカプラ（以下、ＰＣＬ
という）を形成するＬＥＤおよびフォトトランジスタ、
４Ａおよび４Ｂは第２のフォトカプラ（以下、ＰＣＨと
いう）を形成するＬＥＤおよびフォトトランジスタ、５
はＪＫ型ラフリップフロップ以下、ＪＫＦＦという）で
ある。 第２図は、第１図の動作を示す特性図である。 次に、第１図および第２図を共に参照しながら本実施例
の動作、を説明する。 まず、基準電圧発生回路１は入力電圧Ｖｉを電源電圧と
して電圧ｅ、を発生する。このことによりＰＮＰ ト
ランジスタＴｒはＯＮＬ、、そのコレクタ・エミッタ間
電圧ｅ２はＰＣｌのＬＥＤ４ＡのＯＮ電圧より小さな値
に保持される。 弔 ｖｉく上 ると 次に、入力電圧Ｖｉがシュミット下側スレッシュホール
ド電圧ＶｉＬ以上になると（第２図参照）、ＰＣＬのＬ
ＥＤ３ＡがＯＮして電流ｉ、が急増し、電流制限回路２
が動作してｉ＋＝一定となる。これにより、電圧ｅｌ＋
ｅＺは共に一定となり、ｖｉの増加分は電流制限回路
電圧ｅＬｉに吸収されてしまうようになるＨ＋の肩特性
領域）。 そして、入力電圧Ｖｉがシュミット上側スレッシュホー
ルド電圧ｖｉＨ以上になると、ｅＬｉ＞ｅｂとなってト
ランジスタＴｒがＯＦＦ Ｌ、その結果としてＰＣＩの
ＬＥＤ４ＡがＯＮする（Ｔｒから４ Ａ ヘｉ ｒが転
流）。 ＬＥ口４ＡのＯＮにより、ＪＫＦＦ ５の出力Ｑはクロ
ックエツジに同期してＱ＝Ｈレベルとなる。 −ｖｉ＜ ると 入力電圧が下降する場合については、上記と逆の動作と
なる。そして、Ｖ ｉＬ ＞ Ｖ ｉになると、ＰＣＬ
のＬＥＤ３ＡがＯＦＦ Ｌ、ＰＣＬ （フォトトランジ
スタ３Ｂ）の負論理信号出力によりＪＫＦＦ ５はやは
りクロックエツジに同期してＱ＝Ｌレベルとなる。 以上により、シュミットコンパレータ動作が行なわれて
いる。 このように、スレッシュホールドレベルはフォトカプラ
のＯＮ電圧と基準電圧発生回路のｅ、電圧により決まる
ため、ＣＴＲ（相対強度）値の影響はほとんど受けない
。 また二次側ＪＫＦＦによるシュミットのトリガ機能が有
るため、出力レベルが人力インピーダンスに影響をあた
えない。よってノイズに強く、高速応答が可能となる。 上述した本実施例の特色をまとめて列挙すると、次のと
おりである。 高速パルスのエツジ検出に際して、入力−次側絶縁部電
源供給が不要きなる。 シュミットスレッシュホールド電圧のバラツキ又は劣化
が極力少なくなる。 応答速度を高め、かつ、ノイズに強くなる。 発振の原因となる入力インピーダンスの負性領域が無く
なる。 入力端子の節約をするため、フォトカプラをカスケード
接続している。 ハードウェアの量をさらに節約するため、クロック周波
数（ＪＫＦＦ）を用いている。
以上説明したとおり、本発明ではＬＥＤのＯＮ電圧にバ
ラツキが少ないことを利用して比較動作を行っているの
で、安定したスレッシュホールド値を有すると共に、ノ
イズに強く且つ高速応答が可能な入力絶縁回路を得るこ
とができる。
ラツキが少ないことを利用して比較動作を行っているの
で、安定したスレッシュホールド値を有すると共に、ノ
イズに強く且つ高速応答が可能な入力絶縁回路を得るこ
とができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を示す線図である。 １・・・基準電圧発生回路、 ２・・・電流制限回路、 ３Ａ 、 ３Ｂ・・・第１のフォトカプラ（ＰＬＣ）、
４Ａ、４Ｂ・・・第２のフォトカプラ（ＰＬＯ）、５・
・弓に型フリップフロップ。 第１図
図の動作を示す線図である。 １・・・基準電圧発生回路、 ２・・・電流制限回路、 ３Ａ 、 ３Ｂ・・・第１のフォトカプラ（ＰＬＣ）、
４Ａ、４Ｂ・・・第２のフォトカプラ（ＰＬＯ）、５・
・弓に型フリップフロップ。 第１図
Claims (1)
- 【特許請求の範囲】 １）アナログ入力電圧の印加に伴って所定の基準電圧を
発生する基準電圧発生回路と、 直列接続され、前記アナログ入力電圧が印加される第１
および第２の発光ダイオードと、 前記第１および第２の発光ダイオードに対して直列接続
され、前記アナログ入力電圧の電圧値に対応して前記直
列接続された第１、第２の発光ダイオードに流入する電
流を一定値に制限する電流制限回路と、 前記発光ダイオードのいずれか一方にエミッタ・コレク
タが並列接続されると共に、前記基準電圧と前記電流制
限回路の端子間電圧との差電圧に対応した電圧がベース
に印加されるスイッチング手段と、 前記第１および第２の発光ダイオードとそれぞれ対をな
す受光素子と、 を備え、前記受光素子からデジタル信号を出力すること
を特徴とする入力絶縁回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP911089A JPH0821842B2 (ja) | 1989-01-18 | 1989-01-18 | 入力絶縁回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP911089A JPH0821842B2 (ja) | 1989-01-18 | 1989-01-18 | 入力絶縁回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189024A true JPH02189024A (ja) | 1990-07-25 |
| JPH0821842B2 JPH0821842B2 (ja) | 1996-03-04 |
Family
ID=11711490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP911089A Expired - Fee Related JPH0821842B2 (ja) | 1989-01-18 | 1989-01-18 | 入力絶縁回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821842B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004472A (ja) * | 2005-06-23 | 2007-01-11 | Toyota Industries Corp | ヒステリシス回路及び電源回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8985830B2 (en) | 2012-03-26 | 2015-03-24 | Kabushiki Kaisha Kawai Gakki Seisakusho | Switch, keyboard instrument provided with the same, and light emission control circut |
-
1989
- 1989-01-18 JP JP911089A patent/JPH0821842B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004472A (ja) * | 2005-06-23 | 2007-01-11 | Toyota Industries Corp | ヒステリシス回路及び電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821842B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |