JPH02185114A - Noise reduction circuit for semiconductor device - Google Patents

Noise reduction circuit for semiconductor device

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JPH02185114A
JPH02185114A JP1005377A JP537789A JPH02185114A JP H02185114 A JPH02185114 A JP H02185114A JP 1005377 A JP1005377 A JP 1005377A JP 537789 A JP537789 A JP 537789A JP H02185114 A JPH02185114 A JP H02185114A
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switch
internal circuit
voltage
turned
transistor
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Nobuo Ikuta
生田 信雄
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

PURPOSE:To suppress the quick change of the voltage of an internal circuit to reduce the noise by providing a means, which is substituted for voltage supply or current output to the internal circuit for a short time, in the immediate vicinity of the internal circuit, where the occurrence of noise is a problem, and on the same chip. CONSTITUTION:When an internal circuit 25 is not operated, transistors TRs P1 and P2 are turned off and a TR P3 is turned on, and therefore, a supply voltage VCC from a VCC power line 32 is applied to a TR N2, and the TR N2 is charged. When a signal to turn on a TR P4 is inputted, the charged electric charge stored in the TR N2 is applied to the source of the TR P4 by turning-on of the TR P2, and the TR P4 is turned on. Since the supply voltage of the TR P4 at this time is the terminal voltage of the TR N2, the supply voltage VCC of the VCC power line 32 is not reduced at all.

Description

【発明の詳細な説明】 (概要) 半導体集積回路の電源ノイズを低減するノイズ低減回路
に関し、 内部回路の発生ノイズを、不必要に内部容量を用いるこ
となく効果的に低減することを目的とし、外部の容量負
荷に接続される半導体装置の内部回路と同一チップ上に
形成されたノイズ低減用コンデンサと、前記内部回路の
第1の電圧入力端子へ第1の電圧源よりの電圧を通過又
は遮断する第1のスイッチと、前記内部回路の第2の電
圧入力端子へ前記コンデンサの端子電圧を通過又は遮断
する第2のスイッチと、前記コンデンサの端子電圧を前
記内部回路の非動作期間中に所定値に設定するための第
3のスイッチと、前記内部回路の動f¥開始より一定期
間前記第1のスイッチをオフ、前記第2のスイッチをオ
ンとし、その後該第1のスイッチをオン、該第2のスイ
ッチをオフとするタイミング調整回路とより構成する。
[Detailed Description of the Invention] (Summary) Regarding a noise reduction circuit that reduces power supply noise in a semiconductor integrated circuit, the present invention aims to effectively reduce noise generated in an internal circuit without using unnecessary internal capacitance. A noise reduction capacitor formed on the same chip as an internal circuit of a semiconductor device connected to an external capacitive load, and a voltage from a first voltage source passed through or cut off to a first voltage input terminal of the internal circuit. a first switch that passes or blocks the terminal voltage of the capacitor to a second voltage input terminal of the internal circuit; and a second switch that passes or blocks the terminal voltage of the capacitor to a second voltage input terminal of the internal circuit; a third switch for setting the value, and the first switch is turned off and the second switch is turned on for a certain period from the start of the internal circuit's movement f\, and then the first switch is turned on and the second switch is turned on. It consists of a timing adjustment circuit that turns off the second switch.

〔産業上の利用分野〕[Industrial application field]

本発明は半導体装置のノイズ低減回路に係り、特に半導
体集積回路の電源ノイズを低減するノイズ低減回路に関
する。
The present invention relates to a noise reduction circuit for a semiconductor device, and more particularly to a noise reduction circuit for reducing power supply noise of a semiconductor integrated circuit.

近年、半導体集積回路(IC)の大容量化、多機能化に
よりICのI10端子数が増加している。
In recent years, as semiconductor integrated circuits (ICs) have become larger in capacity and more multifunctional, the number of I10 terminals on ICs has increased.

そのため、パッケージのビン端子数が飛躍的に増加し、
パッケージのサイズが巨大化するに到っている。
As a result, the number of package pin terminals has increased dramatically.
The size of packages has become enormous.

これに対し、ICデバイスチップ自体は微細化構造によ
り、進歩した割にチップの大きさはほとんど増大してい
ない。そのため、パッケージの外部端子からチップの内
部パッドまでの距離が増加し、チップ内で発生したノイ
ズにより内部回路が誤動作するようになってきた。
On the other hand, due to the miniaturization of the IC device chip itself, the size of the chip has hardly increased despite advances. As a result, the distance from the external terminals of the package to the internal pads of the chip has increased, and internal circuits have begun to malfunction due to noise generated within the chip.

従って、このICの内部ノイズを低減することが必要と
される。
Therefore, it is necessary to reduce the internal noise of this IC.

(従来の技術) 従来の半導体装置のノイズ、特に電源ノイズを低減する
方法の一つとして第6図に示す方法があった。同図中、
11はICデバイスのパッケージで、その電源電圧V 
用ビン端子12とvss用ビC ン嬬子13その他各種のビン端子を有している。
(Prior Art) There is a method shown in FIG. 6 as one of the conventional methods for reducing noise in a semiconductor device, particularly power supply noise. In the same figure,
11 is an IC device package whose power supply voltage V
It has a pin terminal 12 for VSS, a pin 13 for VSS, and various other pin terminals.

また、14は基板配線GND電極で、前記ビン端子13
に接続されている。
Further, 14 is a board wiring GND electrode, and the pin terminal 13
It is connected to the.

この従来例ではvcc用ビン端子12をコンデンサ15
を介してGND電極14に接続したものである。これに
より、外部から電源ラインへ飛び込むノイズはコンデン
サ15により吸収され、電源ノイズが低減できる。
In this conventional example, the vcc bin terminal 12 is connected to the capacitor 15.
It is connected to the GND electrode 14 via. As a result, noise that enters the power supply line from the outside is absorbed by the capacitor 15, and power supply noise can be reduced.

第7図は従来の電源ノイズを低減する他の例の構成図を
示す。同図中、16はパッケージ、17はチップでパッ
ケージ16に内蔵されている。このような構成の半導体
装置において、パッケージ16の内部であって、チップ
17とパッケージ16の外部端子部分の間の電源ライン
間にコンデンサ18がパッケージ16内部に内蔵されて
いる。
FIG. 7 shows a configuration diagram of another example of reducing conventional power supply noise. In the figure, 16 is a package, and 17 is a chip built into the package 16. In the semiconductor device having such a configuration, a capacitor 18 is built inside the package 16 between the power supply line between the chip 17 and the external terminal portion of the package 16 .

この従来例によれば、第6図のパッケージ11の外部に
コンデンサを設けた従来例に比べ、よりチップ17の電
源ラインに近い所にコンデンサ18を接続しているため
、ノイズをより抑圧することができる。
According to this conventional example, since the capacitor 18 is connected closer to the power supply line of the chip 17 than in the conventional example in which the capacitor is provided outside the package 11 shown in FIG. 6, noise can be suppressed more effectively. Can be done.

更に従来の他の電源ノイズ低減方法としては、ICデバ
イス(チップ)のパターン自身の電源ラインに容量用パ
ターンを設ける方法もあった。この従来方法によれば、
内部回路全体に容」用パターンによるノイズ低減動作が
作用し、安定する。
Furthermore, as another conventional power supply noise reduction method, there has been a method of providing a capacitance pattern on the power supply line of the IC device (chip) pattern itself. According to this conventional method,
The noise reduction operation by the capacitor pattern acts on the entire internal circuit and stabilizes it.

(発明が解決しようとする課題) 前記した第6図及び第7図に示す夫々の従来のノイズ低
減方法は、その等価回路が第8図に示す如く、チップの
内部回路20とコンデンサC(第6図では外付はコンデ
ンサ12.第7図では内蔵コンデンサ18)との間に配
線負荷21.22が接続された回路となる。
(Problems to be Solved by the Invention) The conventional noise reduction methods shown in FIGS. 6 and 7 described above have an equivalent circuit as shown in FIG. In FIG. 6, the external capacitor 12) is a circuit, and in FIG. 7, a wiring load 21, 22 is connected between the built-in capacitor 18).

従って、ICデバイスの大容量化、多機能化により、パ
ッケージのサイズが巨大化している現在のICデバイス
においては、配線負荷21及び22がかなり大であるた
め、内部回路20′で発生したノイズはコンデンサCに
より十分に低減できず、また配線負荷21.22は搭載
チップの設計上で計算して付加した値を常に付けるわけ
でなく、内部回路20で発生するノイズに適した値では
ないため、内部動作に追従できないのが通常であり、悪
影響をもたらしていた。
Therefore, in today's IC devices, where the size of the package has become huge due to the increase in capacity and multifunction of IC devices, the wiring loads 21 and 22 are quite large, so the noise generated in the internal circuit 20' is The capacitor C cannot sufficiently reduce the wiring load, and the wiring load 21 and 22 are not always calculated and added based on the design of the mounted chip, and are not appropriate values for the noise generated in the internal circuit 20. Normally, it was not possible to follow internal operations, which had a negative effect.

更に、第7図に示した従来のノイズ低減方法は、パッケ
ージ16内にチップ17から配線接続されたノイズ低減
専用のコンデンサ18を内蔵するために、高価であり、
信頼性も良くなかった。
Furthermore, the conventional noise reduction method shown in FIG. 7 is expensive because it includes a dedicated noise reduction capacitor 18 connected to the chip 17 by wiring within the package 16.
Reliability was also not good.

また、前記したチップのパターンの電源ラインに容量パ
ターンを設けた従来方法(その等価回路はやはり第8図
に示すものと同じになる)は、パターン的な設4が難し
く、あまり実用的ではなかった。
In addition, the conventional method of providing a capacitance pattern on the power supply line of the chip pattern described above (the equivalent circuit is the same as that shown in Figure 8) is difficult to pattern-wise and is not very practical. Ta.

本発明は以上の点に鑑みてなされたもので、内部回路の
発生ノイズを不必要に内部容量を用いることなく効果的
に低減する半導体装置のノイズ低減回路を提供すること
を目的とする。
The present invention has been made in view of the above points, and an object of the present invention is to provide a noise reduction circuit for a semiconductor device that effectively reduces noise generated in an internal circuit without using unnecessary internal capacitance.

〔課題を解決するための手段〕[Means to solve the problem]

第1図は本発明の原理回路図を示す。同図中、25は半
導体装置の内部回路、26はノイズ低減用コンデンサ、
27はタイミング調整回路、S W +は第1のスイッ
チ、SW2は第2のスイッチ、SW3は第3のスイッチ
である。なお、コンデンサ26はスイッチSW3と並列
に接続してもよい。
FIG. 1 shows a circuit diagram of the principle of the present invention. In the figure, 25 is the internal circuit of the semiconductor device, 26 is a noise reduction capacitor,
27 is a timing adjustment circuit, SW + is a first switch, SW2 is a second switch, and SW3 is a third switch. Note that the capacitor 26 may be connected in parallel with the switch SW3.

第3のスイッチSV%hはコンデンサ26の端子電圧を
内部回路25の非動作期間中に所定値に設定するための
スイッチで、コンデンサ26の端子電圧は■1となる。
The third switch SV%h is a switch for setting the terminal voltage of the capacitor 26 to a predetermined value during the non-operation period of the internal circuit 25, and the terminal voltage of the capacitor 26 is 1.

タイミング調整回路27は内部回路25の動作開始より
一定期間前記第1のスイッチSWsをオフ、第2のスイ
ッチSW2をオンとし、その後第1のスイッチSWsを
オン、第2のスイッチSW2をオフとする。
The timing adjustment circuit 27 turns off the first switch SWs and turns on the second switch SW2 for a certain period from the start of operation of the internal circuit 25, and then turns on the first switch SWs and turns off the second switch SW2. .

(作用〕 本発明はすべてのノイズを除去するのではなく、回路動
作上特に問題となる内部回路のノイズを軽減するもので
、また前記配線負荷21.22をほぼゼロとしたもので
ある。従来はスイッチSW2゜8W3がなく、SWIの
みであり、しかもスイッチS W +は常時オンであっ
たため、内部回路25が動作開始すると、その開始時点
で電圧V1ラインの電圧が第2図に実IIIで示す如く
大きく低下し、ノイズが発生した。この低下量は内部回
路25が駆動する負荷の大きさによる。
(Function) The present invention does not remove all noise, but reduces internal circuit noise, which is a particular problem in circuit operation, and also reduces the wiring load 21, 22 to almost zero. has no switch SW2゜8W3, only SWI, and the switch SW + is always on, so when the internal circuit 25 starts operating, the voltage of the voltage V1 line becomes the real III as shown in Fig. 2. As shown, there was a large decrease and noise was generated.The amount of decrease depends on the magnitude of the load driven by the internal circuit 25.

すなわち、内部回路25の出力端子は外部端子に他デバ
イスの入出力端子が接続されるので、内部回路25の駆
動トランジスタが動作するときに、外部の容量負荷が大
きいために急激な電流が駆動トランジスタに流れる。こ
のような急激な電流変化は電圧V+  (例えばV、。
That is, since the output terminal of the internal circuit 25 is connected to the external terminal to the input/output terminal of another device, when the drive transistor of the internal circuit 25 operates, a sudden current flows through the drive transistor due to the large external capacitive load. flows to Such a rapid current change causes a voltage V+ (e.g. V,.

)のラインの電圧供給が対応できず、電圧V+を上記し
たように大きく低下させてしまう。同様に、電圧v2の
ラインの電圧は第3図に実線■で示す如く急激な上昇を
示す。
) cannot cope with the voltage supply, and the voltage V+ is significantly reduced as described above. Similarly, the voltage on the voltage v2 line shows a rapid rise as shown by the solid line ▪ in FIG.

本発明では電圧V1の低下(このときV+>V2 )を
減少させることによりノイズ低減を行なう場合はスイッ
チS W sを設けるものであり、この場合についてま
ず説明する。スイッチS W 3により内部回路25の
非動作期間中はコンデンサ26は電圧V+がスイッチS
 W 3を介して印加され、その端子電圧はvlとなっ
ている。
In the present invention, when noise reduction is performed by reducing the drop in voltage V1 (in this case V+>V2), a switch S W s is provided, and this case will be described first. During the non-operation period of the internal circuit 25, the capacitor 26 is connected to the voltage V+ by the switch S W 3.
It is applied via W3, and its terminal voltage is vl.

この状態において、時刻t1で内部回路25が動作開始
するものとすると、タイミング調整回路27によりスイ
ッチS W +がオフ、SW2がオン、SWsがオフと
される。これにより、コンデンサ26の端子電圧が内部
回路25に印加される。
In this state, when the internal circuit 25 starts operating at time t1, the timing adjustment circuit 27 turns off the switch SW+, turns on SW2, and turns off SWs. As a result, the terminal voltage of the capacitor 26 is applied to the internal circuit 25.

コンデンサ26の放電が終了する以前の一定時間経過し
て時刻t2になるとタイミング調整回路27によりスイ
ッチS W +がオン、SW2がオフ、SW3がオフに
切換えられるため、内部回路25には電圧V+がスイッ
チS W +を介して印加される。内部回路25の動作
中はこの状態が保持される。
At time t2 after a certain period of time elapses before the capacitor 26 finishes discharging, the timing adjustment circuit 27 turns on the switch SW2, turns off SW2, and turns off SW3, so that the voltage V+ is applied to the internal circuit 25. It is applied via the switch S W +. This state is maintained while the internal circuit 25 is operating.

従って、・内部回路25はその動作開始直後の一定期a
(i+〜t2)だけ、コンデンサ26の端子電圧が内部
回路25にv1ラインに代えて印加されるので、時刻t
1〜t2の一定期間は第2図に破線■で示す如く変化は
ない。その後時刻t2で電圧ラインからV+が印加され
るが、その時点では既に外部の官員負荷へはコンデンサ
26からの端子電圧によって成る程度充電が行なわれて
いるので、■1ラインの電圧は第2図に破線■で示す如
く時刻t2以降のレベル低下は極めて小で済む。
Therefore, the internal circuit 25 operates for a certain period a immediately after the start of its operation.
(i+~t2), the terminal voltage of the capacitor 26 is applied to the internal circuit 25 instead of the v1 line, so at time t
During a certain period from 1 to t2, there is no change as shown by the broken line ■ in FIG. Thereafter, at time t2, V+ is applied from the voltage line, but at that point, the external official load has already been charged to a certain extent by the terminal voltage from the capacitor 26, so the voltage on line 1 is as shown in Figure 2. As shown by the broken line ■, the level drop after time t2 is extremely small.

また、電圧V+ <Vzであり、−かつ、内部回路25
がV1ラインからの電圧変化が問題となる回路であると
きは、コンデンサ26はスイッチSWsに並列に接続す
る。この場合もタイミング調整回路27はスイッチSW
+ 、SW2を上記と同様にスイッチング制御し、時刻
1.で内部回路25が動作開始した時点から時刻t 1
1までの一定期間はスイッチS W +をオフ、SW2
をオンとし、またS W sをオフとするから、この期
間では■1ラインの電圧は第3図に破線■で示す如く変
化はなく、また外部の容量負荷の充電電荷が内部回路2
5を通してコンデンサ26に成る程度引き抜かれる。
Further, the voltage V+ <Vz, - and the internal circuit 25
When the circuit is such that a voltage change from the V1 line is a problem, the capacitor 26 is connected in parallel to the switch SWs. In this case as well, the timing adjustment circuit 27 is the switch SW.
+, SW2 is controlled in the same manner as above, and at time 1. From the time when the internal circuit 25 starts operating at time t1
1, switch SW + is off for a certain period of time, SW2
is turned on and S W s is turned off, so during this period, the voltage of line ■1 does not change as shown by the broken line ■ in Figure 3, and the charge in the external capacitive load is transferred to internal circuit 2.
5 to form a capacitor 26.

その後、時刻tnでスイッチSWIがオン、SW2がオ
フに切換えられ、■1ラインがスイッチS W +を介
して内部回路25に接続されると、外部の容量負荷の充
mm荷が内部回路25を通してV+ラインへ放電される
が、容量負荷の放電はこの時点は成る程度進んでいるの
で、放電電流によるv1ラインの電位上昇は第3図に破
線■で示す如〈従来より小となる。
Thereafter, at time tn, the switch SWI is turned on and SW2 is turned off, and when the ■1 line is connected to the internal circuit 25 via the switch SW +, the external capacitive load is transferred through the internal circuit 25. Although it is discharged to the V+ line, since the discharge of the capacitive load has progressed to a certain extent at this point, the rise in the potential of the V1 line due to the discharge current is smaller than in the conventional case, as shown by the broken line ■ in FIG.

なお、内部回路25の動作終了後はスイッチS W +
及びSW2は共にオフとされ、SW3がオンとされる。
Note that after the operation of the internal circuit 25 is completed, the switch SW +
and SW2 are both turned off, and SW3 is turned on.

〔実施例〕〔Example〕

第4図は本発明の第1実施例の回路図を示す。 FIG. 4 shows a circuit diagram of a first embodiment of the present invention.

同図中、第1図と同一構成部分には同一符号を付し、そ
の説明を省略する。第4図において、内部回路25はP
チャンネルMO8型電界効果トランジスタ(以下、単に
トランジスタという)P4とNチャンネルトランジスタ
N1とよりなるCMOSインバータなどから構成されて
おり、その出力端子はパッド30を介してICデバイス
のパッケージの外部の容量負荷31に接続されている。
In the figure, the same components as in FIG. 1 are denoted by the same reference numerals, and their explanations will be omitted. In FIG. 4, the internal circuit 25 is P
It consists of a CMOS inverter and the like consisting of a channel MO8 type field effect transistor (hereinafter simply referred to as a transistor) P4 and an N-channel transistor N1, and its output terminal is connected to a capacitive load 31 external to the IC device package via a pad 30. It is connected to the.

また、P+ 、P2及びP3は夫々前記第1.第2及び
第3のスイッチSW+ 、SW2及びS W 3に相当
にするスイッチング用Pチャンネルトランジスタで、ト
ランジスタP+ 、P3の各ソースはvc−源ライン3
2に接続され、トランジスタP+ 、P2及びP3の各
ゲートはタイミング調整回路33に夫々接続されている
。また、トランジスタP2のソースはトランジスタP+
のドレインとP4のソースに夫々接続され、P2のドレ
インはP3のドレインとNチャンネルトランジスタN2
のゲートに夫々接続されている。
Further, P+, P2 and P3 are respectively the first. P-channel transistors for switching correspond to the second and third switches SW+, SW2 and SW3, and the sources of the transistors P+ and P3 are connected to the vc- source line 3.
2, and the gates of transistors P+, P2 and P3 are respectively connected to a timing adjustment circuit 33. Also, the source of the transistor P2 is the transistor P+
and the source of P4, respectively, and the drain of P2 is connected to the drain of P3 and the N-channel transistor N2.
are connected to the respective gates.

トランジスタN2はそのドレインとソースが短絡されて
おり、これにより前記コンデンサ26に相当する容量素
子として動作するようにされている。すなわち、本実施
例ではコンデンサ26は内部回路25のすぐ近くに接続
されるから、容量の大なるものでなくてもよく、第7図
のような専用のコンデンサ18は不要であり、トランジ
スタNZで代用することができ、またコンデンサ内蔵の
工程も不要なので安価である。
The drain and source of the transistor N2 are short-circuited, so that the transistor N2 operates as a capacitive element corresponding to the capacitor 26. That is, in this embodiment, since the capacitor 26 is connected very close to the internal circuit 25, it does not need to have a large capacitance, and there is no need for a dedicated capacitor 18 as shown in FIG. It can be used as a substitute, and it is inexpensive because it does not require a process to incorporate a capacitor.

次に本実施例の動作について説明するに、内部回路25
が非動作のときは、タイミング調整回路33の出力信号
により、トランジスタP+及びP2が夫々オフ、トラン
ジスタP3がオンとされているため、トランジスタN2
にvCoWi源ライン32からの電il!電圧vCCが
印加され、トランジスタN2が充電されている。
Next, to explain the operation of this embodiment, the internal circuit 25
When is not operating, transistors P+ and P2 are turned off and transistor P3 is turned on, respectively, by the output signal of the timing adjustment circuit 33, so that transistor N2
Electricity from vCoWi source line 32! Voltage vCC is applied and transistor N2 is charged.

次にトランジスタP4をオンにする信号が入力されると
、この信号が分岐して入力されるタイミング調整口路3
3はトランジスタP2をオンとする信号を出力すると共
に、トランジスタP1及びP3を夫々オフとする信号を
出力する。トランジスタP2のオンにより、トランジス
タNzに蓄えられていた充電電荷がトランジスタP2の
ドレイン、ソースを通してトランジスタP4のソースに
印加され、トランジスタP4がオンとなる。
Next, when a signal is input to turn on the transistor P4, this signal is branched and input to the timing adjustment port 3.
3 outputs a signal that turns on the transistor P2, and also outputs a signal that turns off the transistors P1 and P3, respectively. When the transistor P2 is turned on, the charge stored in the transistor Nz is applied to the source of the transistor P4 through the drain and source of the transistor P2, and the transistor P4 is turned on.

トランジスタP4のオンによりP4にドレイン電流が流
れ、外部容量負荷31を充電するが、この時のP4の電
源電圧はトランジスタN2の端子電圧であるから、vc
c電源ライン32の電源電圧vCcの低下は全く生じな
い。
When transistor P4 is turned on, a drain current flows through P4 and charges the external capacitive load 31, but since the power supply voltage of P4 at this time is the terminal voltage of transistor N2, vc
The power supply voltage vCc of the c power line 32 does not decrease at all.

一定時間経過するとタイミング調整回路33はトランジ
スタP+をオンに切換える信号をP+のゲートへ供給す
ると共に、トランジスタP2及びP3を夫々オフとする
信号をP2及びP3の各ゲートへ供給する。これにより
、トランジスタP1を通して■cC%i源ライン32か
らの電源電圧vCcがトランジスタP4のソースへ供給
される。
After a certain period of time has elapsed, the timing adjustment circuit 33 supplies a signal to turn on transistor P+ to the gate of P+, and also supplies a signal to turn off transistors P2 and P3 to the gates of P2 and P3, respectively. As a result, the power supply voltage vCc from the cC%i source line 32 is supplied to the source of the transistor P4 through the transistor P1.

このとき、トランジスタP4を流れる′I4流がパッド
30を介して外部負荷容量31へ供給されるが、外部負
荷容」31はこの時点では既にある程度充電されている
ので、電流変化はそれほど大きくなくて済み、よってv
cc電源の低下は従来に比べて大幅に緩和され、ノイズ
が低減できる。
At this time, the 'I4 current flowing through the transistor P4 is supplied to the external load capacitor 31 via the pad 30, but since the external load capacitor '31 is already charged to some extent at this point, the current change is not so large. Already done, therefore v
The drop in CC power supply is significantly alleviated compared to the conventional method, and noise can be reduced.

上記の状態がトランジスタP4のオン期間中継続する。The above state continues during the on period of transistor P4.

その後トランジスタP4がオフになると、タイミング調
整回路33の出力信号により、トランジスタP1及びP
2が夫々オフ、P3がオンとなるように切換制御される
After that, when the transistor P4 is turned off, the output signal of the timing adjustment circuit 33 causes the transistors P1 and P4 to turn off.
Switching control is performed so that P2 is turned off and P3 is turned on.

本実施例はV。。電源の内部回路25の動作開始直後の
大幅な低下によるノイズが問題になる場合の実施例であ
るが、v、S1!源の内部回路25の動作開始直後の大
幅な上昇(第3図に実線■で示した)によるノイズが問
題になることもある。次の第5図に示す第2実施例はこ
の場合の実施例で、第5図中、第4図と同一構成部分に
は同一符号を付し、その説明を省略する。
This example is V. . This is an example in which noise caused by a significant drop immediately after the internal circuit 25 of the power supply starts operating becomes a problem, but v, S1! Noise caused by a significant increase immediately after the internal circuit 25 of the source starts operating (indicated by a solid line ■ in FIG. 3) may become a problem. The second embodiment shown in FIG. 5 below is an embodiment in this case, and in FIG. 5, the same components as those in FIG.

第5図において、Ns 、N4及びNsは前記第1、第
2及び第3のスイッチSW+ 、SWz及びS W 3
に相当するスイッチング用Nチャンネルトランジスタで
、各々のゲートはタイミング調整回路34の出力端子に
接続されており、またトランジスタN3及びNsの各ソ
ースはソース電源vSSに接続されている。
In FIG. 5, Ns, N4 and Ns are the first, second and third switches SW+, SWz and SW3.
Each gate is connected to the output terminal of the timing adjustment circuit 34, and each source of the transistors N3 and Ns is connected to the source power supply vSS.

かかる構成において、内部回路25がオフであるときは
トランジスタN3及びN4が各々オフ、トランジスタN
sがオンとされているので、トランジスタN2の充電電
荷はトランジスタN5を介して完全に放電された状態に
なっている。
In this configuration, when the internal circuit 25 is off, transistors N3 and N4 are off, and transistor N
Since s is turned on, the charge in the transistor N2 is completely discharged through the transistor N5.

この状態でトランジスタN1をオンとする信号が入力さ
れると、タイミング調整回路34はトランジスタN4を
オンとする信号を出力する一方、トランジスタN3及び
Nsを各々オフに制御する。
When a signal that turns on the transistor N1 is input in this state, the timing adjustment circuit 34 outputs a signal that turns on the transistor N4, while controlling each of the transistors N3 and Ns to turn off.

これにより、外部容量負荷31の充電電荷はバッド30
.トランジスタN1のトレインに放電されてこれをオン
とし、更にN+のソース、トランジスタN4のドレイン
、ソースを介してトランジスタN2のゲートに放電され
、N2のゲート容量等を充電する。このN2への充電の
ため、738M源の上昇は生じない。
As a result, the charging charge of the external capacitive load 31 is reduced to the bad 30.
.. It is discharged to the train of the transistor N1 to turn it on, and is further discharged to the gate of the transistor N2 via the source of N+, the drain and source of the transistor N4, and charges the gate capacitance of N2. Because of this charging to N2, no rise in the 738M source occurs.

その後、上記放電が完了する前にタイミング調整回路3
4はトランジスタN3をオン、N4及びNsを夫々オフ
に制御する。これにより、前記外部容量負荷31の充電
電荷はトランジスタN3を介してVs5電源ラインへ放
電されるが、この時点での充NNWImはかなり減少し
ているので、VssN源ライシライン電電流は少なく、
よって第3図に破線■で示したように■ss電源の上昇
は従来に比べて大幅に少なくなり、よってその上昇に伴
うノイズも少なくなる。
After that, before the above discharge is completed, the timing adjustment circuit 3
4 controls the transistor N3 to be on and N4 and Ns to be off, respectively. As a result, the charge in the external capacitive load 31 is discharged to the Vs5 power supply line via the transistor N3, but since the charge NNWIm at this point has decreased considerably, the VssN source power line current is small.
Therefore, as indicated by the broken line ■ in FIG. 3, the rise in the ■ss power supply is significantly smaller than in the past, and the noise accompanying the rise is also reduced.

なお、本発明は上記の実施例に限定されるものではなく
、例えばスイッチSW3に相当するトランジスタPs 
、Nsとして、スイッチSWsに相当するトランジスタ
P+ 、N3の駆動能力に比べて駆動能力が十分に小な
るトランジスタを用い、かつ、そのトランジスタP3 
、Nsを常時オンのまま動作させるようにしてもよい。
Note that the present invention is not limited to the above-mentioned embodiment, and for example, the transistor Ps corresponding to the switch SW3
, Ns, a transistor whose driving capacity is sufficiently smaller than that of the transistor P+, N3 corresponding to the switch SWs, and the transistor P3
, Ns may be operated with always on.

この場合はトランジスタP+ 、Ns又はP2゜N4を
オンに制御したときは、トランジスタP3゜Nsの駆動
能力が小さいことからオン状態でも電流は殆ど流れず、
駆動能力の大なるトランジスタP+ 、NZ  (又は
P2 、 Na )に殆ど電流が流れるから実質的に前
記実施例の動作を行なわせることができる。従って、こ
の場合はトランジスタPs 、Nsのタイミング制御は
不要となり、タイミング調整回路27.33をより簡単
な構成とすることができる。
In this case, when transistors P+, Ns, or P2゜N4 are controlled to be on, almost no current flows even in the on state because the driving ability of transistor P3゜Ns is small.
Since most of the current flows through the transistors P+ and NZ (or P2 and Na) which have a large driving capacity, it is possible to substantially perform the operation of the above embodiment. Therefore, in this case, timing control of the transistors Ps and Ns is unnecessary, and the timing adjustment circuits 27 and 33 can have a simpler configuration.

また、本発明は第1及び第2実施例を併用してもよく、
更にI源電圧以外の他の電圧急変によるノイズにも適用
できる。
In addition, the present invention may use the first and second embodiments together,
Furthermore, it can be applied to noise caused by sudden changes in voltage other than the I source voltage.

〔発明の効果〕〔Effect of the invention〕

上述の如く、本発明によれば、ノイズ発生が問題となる
内部回路のすぐ近くに、かつ、同一チップ上に内部回路
に対する電圧供給又は電流出力を短詩ilH代りする手
段を設けたので、内部回路の電圧急変を抑え、それによ
りノイズを低減することができ、また、ノイズ低減用コ
ンデンザの容量が少な(、チップに対する配線及びパッ
ケージ内蔵のための工程が不要であるので同一パッケー
ジ内にコンデンサを内蔵した従来方法に比べ安価に構成
でき、更にプロセスやパターン設計も従来と殆ど変らず
、ノイズを発生する場所に集中的に適切な値を回路計算
で設定できるため、無駄な部分がなくなり、不必要な内
部容社が不要となり、内部回路全体のノイズの低減がで
きる等の特長を有するものである。
As described above, according to the present invention, a means for replacing the voltage supply or current output to the internal circuits is provided in the immediate vicinity of the internal circuits where noise generation is a problem and on the same chip. It is possible to suppress sudden changes in voltage, thereby reducing noise, and the capacitance of the noise reduction capacitor is small. It can be constructed at a lower cost than the conventional method, and the process and pattern design are almost the same as before. Appropriate values can be set by circuit calculation centrally in the place where noise is generated, eliminating unnecessary parts. This has the advantage of eliminating the need for internal circuitry and reducing noise in the entire internal circuit.

26はノイズ低減用コンデンサ、 27はタイミング調整回路、 31は外部容量負荷、 S W +は第1のスイッチ、 SW2は第2のスイッチ、 SWzは第3のスイッチ を示す。26 is a noise reduction capacitor, 27 is a timing adjustment circuit; 31 is an external capacitive load, SW + is the first switch, SW2 is the second switch, SWz is the third switch shows.

Claims (1)

【特許請求の範囲】 外部の容量負荷に接続される半導体装置の内部回路(2
5)と同一チップ上に形成されたノイズ低減用コンデン
サ(26)と、 前記内部回路(25)の第1の電圧入力端子へ第1の電
圧源よりの電圧を通過又は遮断する第1のスイッチ(S
W_1)と、 前記内部回路(25)の第2の電圧入力端子へ前記コン
デンサ(26)の端子電圧を通過又は遮断する第2のス
イッチ(SW_2)と、 前記コンデンサ(26)の端子電圧を前記内部回路(2
5)の非動作期間中に所定値に設定するための第3のス
イッチ(SW_3)と、 前記内部回路(25)の動作開始より一定期間前記第1
のスイッチ(SW_1)をオフ、前記第2のスイッチ(
SW_2)をオンとし、その後該第1のスイッチ(SW
_1)をオン、該第2のスイッチ(SW_2)をオフと
するタイミング調整回路(27)と、 より構成したことを特徴とする半導体装置のノイズ低減
回路。
[Claims] An internal circuit (2) of a semiconductor device connected to an external capacitive load.
a noise reduction capacitor (26) formed on the same chip as 5); and a first switch that passes or cuts off the voltage from the first voltage source to the first voltage input terminal of the internal circuit (25). (S
W_1); a second switch (SW_2) that passes or cuts off the terminal voltage of the capacitor (26) to the second voltage input terminal of the internal circuit (25); Internal circuit (2
a third switch (SW_3) for setting a predetermined value during the non-operation period of 5);
The second switch (SW_1) is turned off, and the second switch (SW_1) is turned off.
SW_2) is turned on, and then the first switch (SW_2) is turned on.
1) and a timing adjustment circuit (27) that turns on the second switch (SW_2) and turns off the second switch (SW_2).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106944A (en) * 1993-09-03 1995-04-21 Goldstar Electron Co Ltd Output buffer

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* Cited by examiner, † Cited by third party
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