JPH02183699A - Redundancy circuit system for time division channel switch - Google Patents
Redundancy circuit system for time division channel switchInfo
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はディジタル交換機におけるディジタル通信路の
時分割通話路スイッチに関し、%罠通話路スイッチ識別
監視および冗長度に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to time-division channel switching of digital communication channels in digital exchanges, and relates to percent trap channel switch identification monitoring and redundancy.
(従来の技術)
従来、ディジタル交換機の通話路を切替えるスイッチと
して、空間分割スイッチおよび時分割スイッチが公知で
ある。スイッチの構成はシステムにより異なるが、スイ
ッチの冗長性を実現するためには、二重構成を採用する
ものがほとんどである。(Prior Art) Space-division switches and time-division switches are conventionally known as switches for switching communication paths in digital exchanges. Although the configuration of the switch varies depending on the system, most systems employ a dual configuration to achieve switch redundancy.
スイッチの二重化方式としては、障害時に即座に正常系
への切替えが可能なホット待機方式と、障害が発生して
から予備系を立上げて切替えるコールド待機方式とが代
表的である。Typical redundant switch systems include a hot standby system that allows immediate switching to a normal system in the event of a failure, and a cold standby system that starts up a backup system and switches over after a failure occurs.
(発明が解決しようとする課題)
上述した従来のディジタル通話路のスイッチにおける正
常性監視方式は、通常の場合、通話路スイッチメモリの
水平パリティチエツクのみによるものでありた。このた
め、障害を検出した場合、通話路メモリが異常であるか
、あるいはメモリの周辺回路により発生付加されたパリ
ティチエツクの異常であるかの識別をすることはできな
いという欠点がある。(Problems to be Solved by the Invention) The normality monitoring system for the conventional digital communication path switch described above usually relies only on a horizontal parity check of the communication path switch memory. Therefore, when a fault is detected, it is impossible to identify whether the fault is in the channel memory or in the parity check generated and added by the peripheral circuitry of the memory.
また、冗長構成として二重化方式を採用している場合、
障害時に故障系装置を切離し、正常系の組込みを行って
いる。この切替え動作により、場合によっては通話路デ
ータの瞬断、あるいは通話路のチャネルデータに異常を
きたすという欠点がある。In addition, if a duplex system is used as a redundant configuration,
When a failure occurs, the faulty system is disconnected and the normal system is installed. This switching operation has the disadvantage that, depending on the case, it may cause a momentary interruption of the communication path data or an abnormality in the channel data of the communication path.
通話路上の情報が音声電話呼のような性格をもつ情報の
場合には、クリック雑音として聞える程度のものであっ
ても、コンピュータなどのデータ通信情報の場合には完
全なデータ異常と識別され、コンピュータなどの端末間
で再送処理を実行することになるという欠点がある。If the information on the communication path is similar to a voice telephone call, even if it is only audible as click noise, if it is data communication information such as a computer, it will be identified as a complete data abnormality. This method has the disadvantage that retransmission processing must be performed between terminals such as computers.
本発明の目的は、通話路の特定チャネルに挿入された試
験パターンを通話路スイッチに入力し、その出力を抽出
して試験パターンと比較することにより上記欠点を除去
し、容易にパリティ異常を識別できるように構成した時
分割通話路スイッチの冗長回路方式を提供することにあ
る。An object of the present invention is to input a test pattern inserted into a specific channel of a communication path into a communication path switch, extract the output, and compare it with the test pattern to eliminate the above-mentioned drawbacks and easily identify parity abnormalities. It is an object of the present invention to provide a redundant circuit system for a time-division communication path switch configured to enable this.
(課題を解決するための手段)
本発明による時分割通話路スイッチの冗長回路方式はイ
ンサート回路と、パターン発生回路と、3回路の時分割
スイッチ回路と、出力ゲート回路と、パターンチェック
回路と、2/3多数判定回路とを具備して構成したもの
である。(Means for Solving the Problems) The redundant circuit system of the time-division channel switch according to the present invention includes an insert circuit, a pattern generation circuit, a three-circuit time-division switch circuit, an output gate circuit, a pattern check circuit, This configuration includes a 2/3 majority determination circuit.
インサート回路は、通話路の特定チャネルに試験パター
ンを挿入するためのものである。The insert circuit is for inserting a test pattern into a specific channel of the communication path.
パターン発生回路は、試験パターンを発生させるための
ものである。The pattern generation circuit is for generating test patterns.
3回路の時分割スイッチ回路は、インサート回路の出力
を時分割方式で切換えるためのものである。The three time division switch circuits are for switching the outputs of the insert circuits in a time division manner.
出力ゲート回路は、3回路の時分割スイッチ回路の出力
から試験パターンの挿入された特定チャネルを抽出する
ためのものである。The output gate circuit is for extracting a specific channel into which a test pattern has been inserted from the outputs of the three time division switch circuits.
パターンチェック回路は、出力ゲート回路より抽出され
た特定チャネルのパターン情報と、パターン発生回路に
より挿入された試験パターンとを比較するためのもので
ある。The pattern check circuit is for comparing the pattern information of a specific channel extracted from the output gate circuit with the test pattern inserted by the pattern generation circuit.
2A多数決判定回路は、パターンチェック回路の出力に
より多数決判定を行うためのものである。The 2A majority decision circuit is for making majority decision based on the output of the pattern check circuit.
(実施例) 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第1図は、本発明による時分割通和路スイッチの冗長回
路方式の一実施例を示すブロック図である。第2図は、
通話路スイッチに入力されるハイウェイフォーマットを
示す説明図である。FIG. 1 is a block diagram showing an embodiment of a redundant circuit system for a time division path switch according to the present invention. Figure 2 shows
FIG. 2 is an explanatory diagram showing a highway format input to a communication path switch.
第1図において、600は時分割通話回路、100はイ
ンサート回路、101はパターン発生回路、102〜1
04はそれぞれ時分割スイッチ回路、105〜107は
それぞれ時分割スイッチ制御メモリ、108は出力ゲー
ト回路、109はパターンチェック回路、200は制御
回路、201は2/3多数決判定回路、202はゲート
制御回路、203はプロセサパスインターフェース回路
、300はスイッチ回路入力ハイウェイ、301はスイ
ッチ回路出力ハイウェイ、400はプロセサバス、50
0は試験チャネル、600は時分割通話回路である。In FIG. 1, 600 is a time division communication circuit, 100 is an insert circuit, 101 is a pattern generation circuit, and 102 to 1
04 is a time division switch circuit, 105 to 107 are time division switch control memories, 108 is an output gate circuit, 109 is a pattern check circuit, 200 is a control circuit, 201 is a 2/3 majority decision circuit, and 202 is a gate control circuit. , 203 is a processor path interface circuit, 300 is a switch circuit input highway, 301 is a switch circuit output highway, 400 is a processor bus, 50
0 is a test channel, and 600 is a time division communication circuit.
第1図により、本実施例の時分割通話路スイッチの冗長
回路について説明する。The redundant circuit of the time-division channel switch of this embodiment will be explained with reference to FIG.
時分割通話路スイッチは時分割通話回路600と、時分
割通話回路600を制御するための制御回路200とか
ら構成される。The time division communication path switch is composed of a time division communication circuit 600 and a control circuit 200 for controlling the time division communication circuit 600.
時分割通話回路600は試験パターンをスイッチ回路入
力ハイウェイ300に試験パターンを挿入するためのイ
ンサート回路100と、試験パターンを発生させるため
のパターン発生回路101と、時分割通話路チャネルを
切替えるための時分割スイッチ回路102〜104と、
時分割スイッチ回路102〜104に対応して通話路チ
ャネルの切替え情報を蓄積するための時分割スイッチ制
御メモリ105〜107と、時分割スイッチ回路102
〜104の出力ハイウェイの後段回路であるパターンチ
ェック回路109と、パターンチェック回路109に接
続の制御を行うための出力ゲート回路108と、出力ゲ
ート回路108の出力ハイウェイから試験パターンチャ
ネルを抽出し、パターン発生回路101で発生した試験
パターンと比較するためのパターンチェック回路109
とから構成される。The time division communication circuit 600 includes an insert circuit 100 for inserting the test pattern into the switch circuit input highway 300, a pattern generation circuit 101 for generating the test pattern, and a time division communication circuit for switching the time division communication channel. Split switch circuits 102 to 104;
Time division switch control memories 105 to 107 for storing communication path channel switching information corresponding to time division switch circuits 102 to 104; and time division switch circuits 102;
A pattern check circuit 109 which is a downstream circuit of the output highway of ~104, an output gate circuit 108 for controlling connection to the pattern check circuit 109, and a test pattern channel are extracted from the output highway of the output gate circuit 108, A pattern check circuit 109 for comparison with the test pattern generated by the generation circuit 101
It consists of
次に、制御回路200は本発明による時分割スイッチを
制御する上位制御装置と、プロセサ400を介してグロ
セサバスインタフェース回路203で制御情報の送受信
を行い、出力ゲート回路108の制御を行うゲート制御
回路202と、パターンチェック回路109で得られる
情報から時分割スイッチ回路102〜104の正常性を
監視するための2/3多数決判定回路とにより構成され
る。Next, the control circuit 200 transmits and receives control information to and from the higher-level control device that controls the time-division switch according to the present invention and the gross processor bus interface circuit 203 via the processor 400, and performs gate control that controls the output gate circuit 108. It is comprised of a circuit 202 and a 2/3 majority decision circuit for monitoring the normality of the time division switch circuits 102 to 104 from information obtained by the pattern check circuit 109.
次に、第1図および第2図を参照して動作の概被を説明
する。Next, the general operation will be explained with reference to FIGS. 1 and 2.
スイッチ回路入力ハイウェイ300はインサート回路1
00に入力され、パターン発生回路101で発生された
試験パターン情報は、スイッチ回路入力ハイウェイ30
0上の特定タイムスロットとして第2図に示すように開
通てられり試験チャネル500ヘフレームごとに挿入さ
れ、インサート回路100からのスイッチ回路出力ハイ
ウェイ301は時分割スイッチ回路102〜104へ複
式に入力される。Switch circuit input highway 300 is insert circuit 1
The test pattern information input to the switch circuit input highway 30 and generated by the pattern generation circuit 101 is input to the switch circuit input highway 30.
As shown in FIG. 2, the switch circuit output highway 301 from the insert circuit 100 is inserted into the test channel 500 every frame as a specific time slot on the insert circuit 100 as shown in FIG. Ru.
さらに、時分割スイッチ回路102〜104からのスイ
ッチ回路出力ハイウェイ301は出力ゲート回路108
に入力される。出力ゲート回路108はゲート制御回路
202から制御され、正常時には時分割スイッチ回路1
02〜104からのスイッチ回路出力ハイウェイ301
をすべてパターンチェック回路109に接続する。パタ
ーンチェック回路109では出力ゲート回路108から
出力され、第2図に示すハイフォーマット上の試験チャ
ネル500の情報をフレームごとに抽出し、パターン発
生回路101で挿入した試験パターン情報と比較する。Furthermore, the switch circuit output highway 301 from the time division switch circuits 102 to 104 is connected to the output gate circuit 108.
is input. The output gate circuit 108 is controlled by the gate control circuit 202, and when normal, the time division switch circuit 1
Switch circuit output highway 301 from 02-104
are all connected to the pattern check circuit 109. The pattern check circuit 109 extracts the information of the test channel 500 in the high format shown in FIG.
両者が一致している場合には、時分割通話回路600の
動作が正常であると判断される。If the two match, it is determined that the time division call circuit 600 is operating normally.
時分割スイッチ回路102〜104のチャネル情報ごと
国比較を行い、3ハイウエイのチャネル情報の一致を監
視し、2ハイウ工イ以上のチャネル情報が一致した場合
のみに、スイッチ回路出力ハイウェイ301へ情報を出
力する。Country comparisons are made for each channel information of the time division switch circuits 102 to 104, and the matching of the channel information of the 3 highways is monitored. Only when the channel information of 2 highways or more matches, the information is sent to the switch circuit output highway 301. Output.
試験パターン情報の一致比較情報を273多数決判定回
路201へ送出し、2ハイウ工イ以上の試験チャネル5
00が不一致の場合には、時分割通話回路600の障害
と判断して障害ハイウェイの正常性識別結果をプロセサ
バろインターフェース回路203を通してプロセサバス
400から上位の制御装置へ通知する。また、上記障害
ハイウェイに対応した時分割スイッチ回路102〜10
4の出力ハイウェイでは、ゲート制御回路202の指示
により出力ゲート回路108とパターンチェック回路1
09との接続が切離される。The match comparison information of the test pattern information is sent to the 273 majority decision circuit 201, and the test channel 5 of 2 or more high
If 00 does not match, it is determined that there is a failure in the time division communication circuit 600, and the result of identifying the normality of the failed highway is notified from the processor bus 400 to the upper control device through the processor server interface circuit 203. In addition, time division switch circuits 102 to 10 corresponding to the above-mentioned faulty highway
On the output highway No. 4, the output gate circuit 108 and the pattern check circuit 1
The connection with 09 is disconnected.
(発明の効果)
以上説明したよ5に本発明は、通話路の特定チャネルに
挿入された試験パターンを通話路スイッチに入力し、そ
の出力を抽出して試験パターンと比較することにより、
時分割通話路の正常性を常時監視し、さらに3個以上の
複数個の通話路スイッチに通話路情報を複式に入力し、
尚該複数個の通話路スイッチの出力情報を多数決判定し
て冗長出力を得ることができるので、通常の場合、通話
路スイッチの冗長構成として二重化方式を採用し、障害
時には系の切替えを行うことができるという効果がある
。(Effects of the Invention) As explained above, the present invention inputs the test pattern inserted into a specific channel of the communication path into the communication path switch, extracts the output, and compares it with the test pattern.
Constantly monitors the normality of the time division communication path, and further inputs communication path information multiple times into three or more communication path switches,
Since redundant output can be obtained by making a majority decision on the output information of the plurality of communication path switches, normally a duplex system is adopted as a redundant configuration of the communication path switches, and systems are switched in the event of a failure. It has the effect of being able to
よって、出力の継続性が保証され、系の切替えを行うこ
となく冗長出力を得ることが可能であり、系の切替え時
の制御を簡易化できるという効果がある。Therefore, continuity of output is guaranteed, redundant output can be obtained without switching systems, and control when switching systems can be simplified.
第1図は、本発明による時分割通話路スイッチの冗長回
路方式の一実施例を示すブロック図である。
第2図は、通話路スイッチに入力されるハイウェイフォ
ーマット図である。
100・・・インサート回路
101・・・パターン発生回路
102〜104・・・時分割スイッチ回路105〜10
7・・・時分割スイッチ制御メモリ108・・・出力ゲ
ート回路
109・・・パターンチェック回路
200−・・制御回路
201・・・2/3多数決判定回路
202・・・ゲート制御回路
203・・・プロセサバスインターフェース回路300
・・・スイッチ回路入カッ・イウエイ301・・・スイ
ッチ回路出力ハイウェイ400・・・プロセサバス
500・・・試験チャネル
600・・・時分割通話回路
特許出願人 日本電気株式会社
代理人 弁理士 井 ノ ロ 壽2図FIG. 1 is a block diagram showing an embodiment of a redundant circuit system for a time-division channel switch according to the present invention. FIG. 2 is a highway format diagram input to the communication path switch. 100... Insert circuit 101... Pattern generation circuit 102-104... Time division switch circuit 105-10
7... Time division switch control memory 108... Output gate circuit 109... Pattern check circuit 200... Control circuit 201... 2/3 majority decision circuit 202... Gate control circuit 203... Processor bus interface circuit 300
... Switch circuit input cable 301 ... Switch circuit output highway 400 ... Processor bus 500 ... Test channel 600 ... Time division communication circuit Patent applicant NEC Corporation Agent Patent attorney Ino B. Hisashi 2
Claims (1)
インサート回路と、前記試験パターンを発生させるため
のパターン発生回路と、前記インサート回路の出力を時
分割方式で切換えるための3回路の時分割スイッチ回路
と、前記3回路の時分割スイッチ回路の出力から前記試
験パターンの挿入された前記特定チャネルを抽出するた
めの出力ゲート回路と、前記出力ゲート回路より抽出さ
れた前記特定チャネルのパターン情報と前記パターン発
生回路により挿入された前記試験パターンとを比較する
ためのパターンチェック回路と、前記パターンチェック
回路の出力により多数決判定を行うための2/3多数決
判定回路とを具備して構成したことを特徴とする時分割
通話路スイッチの冗長回路方式。An insert circuit for inserting a test pattern into a specific channel of a communication path, a pattern generation circuit for generating the test pattern, and a three-circuit time division switch circuit for switching the output of the insert circuit in a time division manner. and an output gate circuit for extracting the specific channel into which the test pattern is inserted from the outputs of the three time division switch circuits, and pattern information of the specific channel extracted from the output gate circuit and the pattern. A pattern check circuit for comparing the test pattern inserted by the generation circuit, and a 2/3 majority decision circuit for making a majority decision based on the output of the pattern check circuit. A redundant circuit method for time-division communication path switches.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP353289A JPH02183699A (en) | 1989-01-10 | 1989-01-10 | Redundancy circuit system for time division channel switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP353289A JPH02183699A (en) | 1989-01-10 | 1989-01-10 | Redundancy circuit system for time division channel switch |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02183699A true JPH02183699A (en) | 1990-07-18 |
Family
ID=11560006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP353289A Pending JPH02183699A (en) | 1989-01-10 | 1989-01-10 | Redundancy circuit system for time division channel switch |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02183699A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63200659A (en) * | 1987-02-16 | 1988-08-18 | Nec Corp | Time division speech path switching system |
-
1989
- 1989-01-10 JP JP353289A patent/JPH02183699A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63200659A (en) * | 1987-02-16 | 1988-08-18 | Nec Corp | Time division speech path switching system |
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