JPH02178755A - 多重プロセッサ負荷シェアリング方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １折匁１ 本発明は負荷を多重プロセッサ　システムのプロセッサ
に割当てるための装置に関する。

１皿濾 分散多重処理システムは、しばしば、複数のプロセッサ
か特定のタスクを実行するという特性を持つ。これら複
数のプロセッサかピーク処理負荷を扱うために提供され
る。この負荷を効率的に処理するためには、全てのプロ
セッサが、他のプロセッサが一杯に負荷されてないのに
過負荷されたプロセッサが存在しないようにこれら負荷
を共同して処理することか要求される。

多重プロセッサ　システムのプロセッサ間でメツセージ
を交換するための一般的な構成は、これらプロセッサの
各々をインターフェースを介してデータ　リンクに接続
する方法である。データリングに通常使用される用語で
は、リンクに接続された様々なプロセッサはこのリング
上の”ノード″と呼ばれる。以下の説明においては、”
プロセッサ′°及び″ノード°゛は同じ意味に使用され
る。プロセッサ　インターフェースは、データリングか
らメツセージを受信すると、それ自体のプロセッサを同
定するアドレスを持つメツセージをそのプロセッサに向
け、他の全てのメツセージをそのリング上の次のプロセ
ッサ　インターフェースに送る。これに加えて、各々の
プロセッサインターフェースは、それとｒＡａするプロ
セッサにて発信されたメツセージを認識し、これがリン
クからこのインターフェースによって受信された場合は
、メツセージか受信者を見付けることなくリングの回り
を完全に巡回し、従って、削除されるべきであることを
示す。

このようなリングが使用された場合、複数の類似するタ
スクの一つをリンク上のこれらプロセッサの一つに割当
てる問題か発生する。タスクの実行に対する作業要求を
生成する各々のプロセッサか各々のプロセス　サーバー
、つまり１作業受信プロセッサにて現在遂行されてる負
荷の指標を保持し、各／／のこれらプロセッサに、これ
ら負荷の指標に基づいて作業を割当てない限り、負荷は
、通常、この負荷を最も楽に処理するようには、これら
プロセッサに分配されない、各／ｌの作業要求プロセッ
サに各々のツメり実行プロセッサの状態を通知するこの
構成は効率か悪い。もう−・つ方法としては、一つのプ
ロセッサに作業を全てのプロセッサに割当てるタスクを
割当てる方法かある。

この方法は、この一つのプロセッサか故障した場合、信
頼性の問題を起こし、又、タスクを割当てるために複数
のメツセージを要求するために効率的でない、更に、こ
の割当てプロセッサかシステムのボトル　ネックとなり
、システムの容量を制約することにもなる。従って、先
行技術の一つの問題は、作業を複数のプロセッサの各々
に割当てる一方で、任意のプロセッサかこの作業要求を
受けることができる時、このプロセッサかこのタスクを
遂行するよう割当てられることを保証する効率的な装置
か存在しないことである。もう一つの問題は、一つある
いは複数のプロセス　サーバーが故障した場合、これら
タスクを残りの使用可能なプロセス　サーバーにのみ自
動的に割当てるための効率的なメカニズムか存在しない
ことである。

解−ｊ大 １−記の問題及び技術上の向上が、本発明の一例として
の実施態様によって解決されるが、この方法においては
、リンク上の各々のプロセッサ　ノードにそのプロセッ
サ　ノードによって格納される複数のアドレスの一つを
持つ作業要求メツセージを受け入れる機能が提供され、
更に、各々のこれらプロセッサ　ノードにそのリストに
アドレスを追加及びこれから削除する機能が提供される
。

作業要求メツセージを生成するプロセッサは、このメツ
セージの頭に一つのアドレスを付加する。

リング上のそのリスト内にそのアドレスを持つ最初のプ
ロセッサが、このメツセージを受け入れ、その中に要求
される作業を遂行し、この作業要求メツセージが次のプ
ロセッサ　ノードに送られるのを阻止する。

本発明の一つの実施態様においては、プロセッサ　ノー
ドは、それらか作業に対する閾値数の要求を蓄積すると
これらリストからアドレスを削除し、蓄積された要求の
数が悶（１以Ｆになるとこれらのリストにアドレスを加
える。長所として、この構成は、過負荷のプロセッサ　
ノードか追加の作業を受け入れることを阻止し、他のプ
ロセッサがこのメツセージを受け入れ、この要求を処理
することを可能とする。

本発明の一つの実施態様によると、データ　リングに接
続されたプロセス　サーバーとして動作する複数のプロ
セッサの各々は、そのプロセッサが受信する用意がある
作業要求メツセージに対するアドレスを格納するための
メモリーからなるインターフェースを持つ。各々の受信
されたメツセージに対して、プロセッサは作業要求を待
ち行列内に格納し、この待ち行列内に蓄積された作業要
求の数を記録する。この数が一つの田植を越えると、プ
ロセッサはこのインターフェース　メモリ−から（低優
先アドレスと定義される）一つのアドレスを削除し、そ
れ以降、高い優先のアドレスを持つ作業要求のみか受け
入れられるようにする。長所として、この構成は、負荷
の重いプロセッサか追加の低優先の作業要求を受け入れ
ることを阻止するが、高優先の作業要求は受け入れるこ
とを町ず駈にする。一つの実施態様においては、このメ
モリーはビット　マツプからなる。長所として、ビット
　マツプは、多数のアドレスの各々に対してデータの一
ビットを制約されたサイズのメモリー内に格納すること
ができる。ここで、これらアドレスはセットのアドレス
を含み、インターフェースはこのセットの任意のサブ　
セットに応答するように初期化される。この実施態様に
おいては、これらアドレスのサブ　セットは、任意のタ
イプのタスクに対する優先の複数のレベルに対応し、イ
ンターフェースは、典型的には、複数のこれらサブ　セ
ットに応答するように初期化される。

この実施態様においては、作業要求メツセージを送信す
るプロセッサは、要求が処理プロセッサのいずれによっ
ても受け入れられなかった場合この作業要求メツセージ
かリンクを介してこの送信プロセッサに戻されるためこ
れを認識する。送信プロセッサは、すると、この作業要
求か曲に試みられたよりも高い優先にて送ることかでき
るか否かテストし、出来る場合は、この要求を再送信す
る。優先か上げることができない場合は、送信プロセッ
サはこのメツセージを延遅の後に再送信するようにアレ
ンジする。その後の再送信は、この作業要求を処理する
試みか放棄されるべき決定か下されるまで、更に長い期
間たけ延８される。

この実施態様においては、各々のプロセス　サーバーは
、そのメモリー内に処理されるべき作業要求の待ち行列
を含むプログラム制御プロセッサである。これは、更に
、高優先の作業要求のみあるいは全ての優先の作業要求
を受け入れるようにアドレスのリストを調節するための
作業待ち行列内の項目の数の指標を含み、また、関連す
るインターフェース内に、そのプロセッサによって受け
入れられる要求メツセージの優先レベルをコントロール
するアドレスのタイナミックに変化するリストの現在の
一つを含む。長所として、（全てのプロセス　サーバー
か最大限に使用されることを保証する）上に説明の優先
アドレシング装置と（広いレンジの再伝送時［■１をカ
バーする）再スケジュール　アルゴリズムが一体となっ
て、様々なレンジのピークの激しさ及び継続期間を通じ
て、作業要求トラヒックのピークを管理するための非常
に効率的なｆ段を提供する。

１里五盈朋 第１図は作業要求を生成し、この要求をデータリングｌ
に伝送するためのプロセッサ３及びデータ　リングｌか
らの作業要求を受け入れる三つのプロセッサ２を示すデ
ータ　リング１のブロック図である。これらプロセッサ
の各々は、このリングから受信されたデータをこのプロ
セッサに伝送するため、このプロセッサからのデータを
このリングに伝送するため、及びこのリングから受信さ
れたデータを次のインターフェースに伝送するための一
つの関連するリンク　インターフェース８を持つ。ブロ
ック８の詳細か第６図に示される。

この例においては、各々のプロセッサ３は−っのタイプ
の作業要求のみを生成する。但し、一つのタイプの作業
要求に対する作業要求メツセージを異なる優先レベルに
て送ることかでき、そのタイプの作業要求に対する各々
の優先レベルは一つのクラスの作業要求を表わす、更に
各々のプロセッサ２は一つのタイプの作業要求のみを受
け入れ、そのタイプの異なる優先に対する宛先アドレス
のリストを持つ。プロセッサがこのタスクのあらゆる優
先を受け入れる用意かある場合は、これらアドレスの全
てがそのプロセッサのインターフェース８の関連するメ
モリーのアドレス　リスト内にある。一つ或は複数の優
先レベルがもはや受け入れられない場合は、一つ或は複
数のこれらアドレスがインターフェース８の関連するメ
モリー内に格納されたリストから除去される。このリス
トの各々のメンバーは作業要求の一つのクラスと対応す
る。

各々のプロセッサはプログラム４によって制御される中
央処理ユニット６を持つ、プロセッサ３はまた。最初に
どのプロセッサ２によっても受け入れられず、再伝送す
る前に延遅された要求からなる延遅された要求の待ち行
列を持つ、プロセッサ２の各々は、タスクを遂行するた
めに要求を格納するための作業待ら行列１２．及びその
作業待ち行列内の項目の数の指ｅ！ｌＯを含む、将来受
け入れる負荷の量を反映して１作業待ち行列内の項目の
数が変化すると、プロセッサは、受け入れられるべき作
業要求のアドレスのリストにアドレスを加えるあるいは
これから削除することによりて受け入れられるべき作業
要求の優先を調節する。

このリストはインターフェース８内に格納され、作業要
求パケットを関連するプロセッサに向けるため、或は作
業要求パケットを次のプロセッサインターフェースに送
るために使用される。プロセッサ３と関連するインター
フェース８は、ある作業要求メツセージがいずれのプロ
セッサ２によっても受け入れられることなく、このリン
グを完全に巡回したのを認識するａ１＠を持つ、これが
発生すると、プロセッサ３は、その作業要求か受け入れ
られなかワたことを認識し、第３ｒＭとの関連で説明さ
れるように、この要求を異なるアドレスにて、より具体
的には、市の要求より一つ高い優先を持つアドレスにて
再伝送する。前の要求が最高の優先であった場合は、プ
ロセッサ３は、その作業要求をその後の再伝送に対する
待ち行列１３内に置く。

第２図は作業要求パケット２０のレイアウトを示す、こ
のパケットはプロセッサ３のリング　インターフェース
８によって、いずれのプロセッサ２によっても受け入れ
られることなく全リングを通じて伝送されたパケットを
認識するために使用される送信プロセッサ　アドレス２
２を含む。このパケットはまたプロセッサ２の任、ａの
インターフェース８によってそのパケットかそれと関連
するプロセッサに向けられたか否かを決定するために使
用される宛先アドレス２４を含む、最後に、このパケッ
トは、プロセッサ２がプロセッサ３によって要求された
タスクを実行できるようにデータを提供する作業要求２
６の詳細を含む。

第３図はプロセッサ３によって遂行される処理の流れ図
を示す、プロセッサ３は最初にパケットのそのクラスに
対する最も低い優先アドレスを使用してリング上の次の
プロセッサに作業要求を送る（動作ブロック１２６）、
プロセッサ３のインターフェース内に受信された任意の
パケットに対して（動作ブロック１２７）、プロセッサ
３のインターフェース８内において、その送信ａ（ソー
ス）アドレスがこのプロセッサのソース　アドレス、つ
まり同定であるか否かチエツクされる（動作ブロック１
２８）、そうでない場合は、このパケットがこのリング
上の次のプロセッサに送られる（動作ブロック１２９）
、このソース　アドレスがこのプロセッサ同定と一致す
る場合、つまりソースの一致がある場合は、この作業要
求パケットの優先が上げることができるか否か調べるた
めのテストが行なわれる（判定ブロック１３０）。

高い優先を持つことができる作業要求パケットは、例え
ば、このタスクがその最初の試みにおいて受け入られな
かった場合、延遅の後に、最初に提供されたよりも高い
優先にて伝送できる。優先なＥげることができる場合は
、このパケットの優先が、宛先アドレスを次に高い優先
を反映するように変更する事によって上げられ、このパ
ケ・ントが再伝送される（動作ブロック１４０）、この
パケットの優先が上げることかできない場合、つまり、
これがその要求に対して許される最も高い優先にて既に
送られている場合は、このパケットかこのパケットに対
して許されたもっとも高い優先にて四回伝送されたか調
べるためのチエツクが行なわれる（テスト１３２）、あ
る特定のパケットに対して許されるもっとも高い優先は
、その要求が木質的に低優先作業要求、例えば、低優先
顧客からの要求である場合は、低優先であり得る。その
パケットがその許される最も高い優先にて四回送られて
いる場合は、この状況は処理すべきものが多く在りすぎ
タスクを破棄しなければならないような大きな過負荷を
表わすため、このタスクは削除される（動作ブロック１
３６）、このパケットがそのパケットに対する最も高い
優先にて四回送られてない場合は、このパケットの次の
伝送までの延遅は、基本延遅の二進倍数であるため、最
初の伝送の後の再伝送に対する延遅は、前の延遅のに倍
にされる（動作ブロック１３３）、この延遅に続いて（
動作ブロック１３４）、このパケットがそのパケットに
対する最も高い優先にて再伝送され（動作プロ・ンク１
３５）、この延遅された作業が延遅されてない新しい仕
事よりも高い優先を持つようにされる。

プロセス　サーバー、つまり１作業要求処理プロセッサ
２の動作が１４図に示される。パケットかプロセッサ２
と関連するインターフェース８内に受信される（動作ブ
ロック１００）、ここでは宛先アドレスかこれに対して
このプロセッサかそれと関連する作業要求を受け入れる
アドレスのリストと一致する（テスト１０４）、一致が
見られない場合は、このパケットはこのインターフェー
スによってこのリンク内の次のインターフェースに送ら
れる（動作ブロック１０６）。一致する場合は、このパ
ケットは関連するプロセッサ２に送られ、このプロセッ
サの作業要求待ち行列内に置かれる（動作ブロック１１
０）、テスト１１２かこの作業要求待ち行列内に現在受
け入れられている作業要求の数か現在の最も低い優先レ
ベルに対する限界、つまり、ｈａ閾値を越えるか否かを
調べるために遂行される。越える場合は、この最も低い
優先レベルと関連するアドレス或は下側闇値かそれに対
して作業要求パケットか受け入れられるアドレスのリス
トから削除される（動作ツロ・νり１１４）、パケット
か受け入れられた後、作業要求の処理ζよプロセッサ２
内て継続される（動作ブロック１１６）。作業要求の処
理か完了すると（動作ブロック１１６）、この待ち行列
内に残された作業要求の数か現在の最も低い優先と関連
する限界、つまり下側閾値以下であるか否かを調べるた
めのテストが遂行される（テスト１２０）。

そうである場合は、プロセッサ２のインターフェース８
内のアドレスのリストに新たな低優先要求アドレスが加
えられ、作業要求の処理が継続される（動作ブロック１
１６）、各々のプロセッササーバーには最初に、第７図
の動作ブロウク９０に示されるように、それに対してこ
れが作業要求を受け入れる宛先アドレスのリストが割り
当てられる。このリストのメンバーは上に説明のステッ
プに従って削除及び挿入される。

一つの優先レベルの任意のタスクのタイプに対して一つ
以上のアドレスを割り当てることかできる。これか行な
われた場合、二つ或はそれ以上のプロセッサ３は同一タ
イプのタスクに異なるアドレスを割り当てる０次にプロ
セッサ２は、負荷のバランスを微調節するために、各個
のアドレス、或は必要に応じて特定のタイプのタスク及
び優先に対する全てのアドレスを追加あるいは削除する
ことかできる。別の方法として、これに加えて、同一の
一般タスク　タイプの長短作業要求してに対して異なる
アドレスを割り当て、こうして、つの一般タスク　タイ
プを結果として二つの異なるタスク　タイプとして扱わ
れる二つのサブ　タイプに分割することもできる。

複数のプロセッサが一つ以上のタイプのタスクを処理す
る事もできる。タスクを処理プロセッサに分散する一つ
の方法は、各々のインターフェースを一つ或は複数の異
なるアドレスのリストに割り当てることによって分散さ
せる方法である。ここで、各々のこのアドレスのリスト
は異なるタスク　タイプと関連し、木質的に単一のタス
クに対して前に説明された方法と同一方法で管理される
。例えば、ある程度の負荷状態においては、短いタスク
は受け入れられるが長いタスクは受け入れられず、或は
、メモリを解放するようなタスクは受け入れられ１反対
に、メモリーを消費するようなタスクは受け入れられな
い。

第５図は、各々のプロセッサによってリングから受信さ
れた作業要求を受け入れるか否かを決定するために使用
されるビット　マツプを示す０作業ａｆｌは、各々が一
つのタイプのタスクを表わすグループ、例えば、Ａ、Ｂ
、等に分割される。要求は、各々のグループに対して、
例えば高優先、普通の優先、及び低優先か：高及び普通
優先のみか：或は高優先のみ受け入れられ、或は全く受
け入れられなかったりする。各々のグループのタスク及
び各々の優先に対して、一つのアドレスが留保される。

各々のアドレスに対応して、ビットマツプ２７０内のメ
モリの一ビットか専用に用いられる。このビット　マツ
プ内のこの専用ビットか−にセットされている場合は、
これと対応するタスク及び優先がこのプロセッサによっ
て受け入れられる。これがゼロにセットされている場合
は、これと対応するタスク及び優先は拒絶される。第５
図は、夫々機能Ａの高優先、普通優先。

及び低優先に対するアドレス２５１．２５２及び２５３
並びにに夫々ｍｌ＠Ｂの高優先、普通優先。

及び低優先に対するアドレス２５４．２５５．２５６を
含む仮想アドレス空間のレイアウトを示す、このＡａ能
に対応するビットは、２７１゜２７２及び２７３であり
、ビット　マツプ２７０内において、夫々状ＷＡ１．１
、及び０として示される。これは、関連するプロセッサ
は機能グループＡに対して高及び普通優先要求を受けれ
るが、低優先要求は受け入れない事を示す、同様に、ビ
ット２７４．２７５、及ヒ２７６カＢａ能（７）高優先
、普通優先、及び低優先要求に対応し、ｌ、０、Ｏとし
て示されるが、これは８機能では高優先タスクのみが受
け入れられる事を意味する。

第６図は、リング　インターフェースの拡張、つまり、
この−例としての実施態様のブロック８を示す、このイ
ンターフェースはリングｌに、入力メモリ−２０１に接
続された入力の所、及びスイッチ２２５に接続された出
力の所で接続される。このインターフェースはノード　
プロセッサにノード　プロセッサ　ハス９を介して接続
される。このインターフェースはリング　インターフェ
ース　コントロール２１０によって制御されるが、これ
は、トークン検出器２１７からトークン存在情報を受信
し、ビット　マツプからアドレス認識情報を受信し、そ
してノード　プロセッサ２から様々な制御信号を受信す
る。トークン検出器２１７は、入力メモリ−２０１にこ
のメモリー内に存在するトークンを認識するために接続
される。リング内には一つのトークンのみが存在し、こ
のトークンを持つリング　インターフェースのみかこの
リングに書き込む事を許される。入力メモリ−２０１は
、書き込みか行なわれている間このトークンを保持し、
その後これをバスする。スイッチ２２１はリング　イン
ターフェース　コントロール２１０の制御下において入
力メモリ−２０１或は書き込みメモリー２２９のいずれ
かを見出しメモリー２２３の入力に接続する。書き込み
メモリー２２９はリングに書き込まれるべきノード　プ
ロセッサからのメツセージの待ち行列を保持する。見出
しメモリー２２３はリング　インターフェース　コント
ロールがそのメツセージに何を行なうか決定する間各々
のメツセージを格納する。出力スイッチ２２５は、リン
ク　インターフェース　コントロールの制御下において
、見出しメモリー内に格納されたメツセージを読み出し
メモリー２２７に、リングｌに、或はこの両方に送るこ
と、或はいずれにも送らない事を決定する。ビット　マ
ツプ２１５は、このマツプを変更するための書き込み入
力レジスタ２３３及びこのマツプを読み出すための読み
出し出力レジスタ２３５を持つアドレス　レジスタ２３
１によってアクセスされるが、これは見出しメモリー内
のメツセージのソース及び宛先アドレスを調べて、その
メツセージがこのリング　ノードから来たのか或ははこ
のリング　ノードに向けられているのかを決定するため
に使用される。スイッチ２１１は、リング　インターフ
ェース　コントロール２１０の制御下において、メツセ
ージのソースアドレス、メツセージの宛先アドレス、或
は、ノード　プロセッサによってそのアドレスとして更
新されるように選択されたアドレスのいずれかを選択し
、このビット　マツプにアクセスするためにアドレス　
レジスタ２３１内に挿入する。

本発明のこの特定の実施態様はここではトークン　リン
グとして説明されたが、この装置は、網のノードがメツ
セージを逐次的に受信し、いずれのノードによっても受
け入れられないメツセージが送り主に戻されるような全
ての網内において使用できる。このような網は、閉鎖逐
次アクセス網と呼ばれる。このような網の一例としては
、ＩＥＥＥａｏｚ、ｓメトロポリタン　エリア網標準（
ＩＥＥＥ　８０２．６　Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａ
ｒｅａ　Ｎｅｔｗｏｒｋ　５ｔａｎｄａｒｄ　）のシュ
アル　ハス網かある。

このリング　インターフェース回路は、全てのメモリ要
素及びデータ　インターフェースがハントシェーク信号
を介して信号をパスする非同期リングを実現する。ノー
ドか送信すべきデータを持つ場合、これは、データ存在
ハンドシェーク信号を生成する。ノードか提供されるデ
ータを受け入れる準備かある時は、これは、データ　ト
ークンハンドシェーク信号を生成する。第６図に示され
る様々なメモリーは、上のバラグラフにおいて説明の機
能、及び、非同期動作を効率的にするために要求される
弾性メモリーを提供する。各々のメモリーは情報を一杯
になるまでこの入力ハントシェークによって決定される
速度にて受信し、この情報を空になるまでこの出力ハン
ドシェークによって決定される速度にて送りだす、受信
及び送信は互いに非同期である。

リング上の前のノードｌからのメツセージは入力メモリ
ー２０１内に受信される。待ち状態の書き込みがない場
合は、スイッチ２２１はこの入力メモリーを見出しメモ
リー２２３に接続する。

リング　インターフェース　コントロール２１０は、こ
の見出しメモリーに対して、このメツセージをこのメツ
セージの性格が決定されるまて格納するように指令する
。このメツセージの性格を決定するため、インターフェ
ース　コントロール２１０は、最初に、このメツセージ
のソース、そして次に宛先アドレスを見出しメモリーか
ら仮想アドレス　ビット　マツプ　アドレス　レジスタ
内にコピーさせる。メツセージのソース　アドレスによ
って指定されるアドレスの所のビット　マツプ内のビッ
トがセットされている場合は、このメツセージはこのノ
ードから来たもので、どの宛先によっても除去されるこ
となく、このリングの回りを完全に巡っており、これは
、ソース及び他の適当な動作によって除去されなければ
ならない、このメツセージの宛先アドレスによって指定
されるアドレスの所のビット　マツプ内のビットがセッ
トされている場合は、このメツセージはこのノードに向
けられたものであり、そのメツセージのタイプによって
、このリングから除去、或は、少なくともコピーか取ら
れなければならない、ビット　マツプ内のこの二つの選
択されたビット、見出しメモリー内のメツセージのタイ
プ欄からのメ・ンセージ　タイプがインターフェースコ
ントロール２１０によってその性質を決定するために分
析される。この性質は、スイッチ２２５のセツティング
を決定し、このスイッチは、このメツセージをこのリン
グ上の次のノードあるいは読み出しメモリー２２７のい
ずれかに送る。他方の可能なスイッチ　セツティングは
、回報通信メツセージを次のノードに伝送すると同時に
読み出しメモリー内にコピーし、或は、このメツセージ
を削除する。このメツセージが読み出しメモリー内にス
イッチされた場合は、リンク　インターフェース　コン
トロールはノード　プロセッサに通知する。

別の方法として、ソース　アドレスをリングインターフ
ェース８内にワイヤーされたアドレスに対してマツチす
ることも、つまり、ワイヤーから任意のインターフェー
ス　ポートか接続されたバックプレーンに供給すること
もできる。ノードプロセッサかリングとに送るメツセー
ジを持つ場合は、このメツセージは書き込みメモリー内
に送られる。ノード　プロセッサは次にリンク　インタ
ーフェース　コントロールに送られるべきメツセージが
準備された事を知らせる。このトークンは、リング上を
巡回し、このトークン　メツセージを持つノードにメツ
セージを書き込む許可を与える専用のメツセージである
。入力メモリーを通過するメツセージを監視するトーク
ン検出器２１７がトークンを検出すると直ちに、リング
インターフェース　コントロールはスイッチ２２１を入
力メモリーから切断し、このトークンをこの入力メモリ
ー内に保持しながら、スイッチ２２１を書き込みメモリ
ーに接続する。メツセージは見出しメモリー２２３に送
られ、ここで、ソースアドレスのテストを含む様々な検
証テストか遂行される。メツセージ　フォーマットか正
しい場合は、リング　インターフェース　コントロール
はこれかスイッチ２２５を通って次のノードにバスする
ことを許す。メツセージか一旦送られると、スイッチ２
２１は入力メモリーに戻り、これは、このトークン及び
このトークンの後にバックアップされている任意のメツ
セージが流す。

ノード　プロセッサがリング　インターフェースによっ
て認識されるべきメツセージ　アドレスを追加或は削除
する事を望む時は、そのアドレスの所のビット　マツプ
内のビットを変えなければならない、ノード　プロセッ
サは、リング　インターフェース　コントロールにこの
リング上のメツセージの流れを停止させ、ビット　マツ
プ　アドレス　レジスタをスイッチ２１１を介してノー
ド　プロセッサ　バス９に接続する。このマツプ内のビ
ットか変更され、メツセージの流れが再開される。

ビット　マツプを使用する代わりの方法として、例えば
１会衆国特許第４，６５４，６５４号において説明され
るアドレスを認識するための内容アドレス　メモリーを
使用する方法もある。この内容アドレス　メモリーがビ
ット　マツプ２１５の代わりに使用される。これはアド
レス　レジスタ２３１を介してアドレスされ、書き込み
レジスタ２３３を介して古き込まれ、また読み出しレジ
スタ２３５を介して読み出される認識信号を持つ。

リング　インターフェースの詳細については、例えば、
ニー、デイ−、ファーシエソン（Ａ、Ｄ。

Ｆｅｒｇｅｓｏｎ）らによって、１９８８　６　１ＥＥ
Ｅ、　　”””　（Ｄ］！Ｇ　−（Ｐｒｏｃｅｅｄｉｎ
ｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　ＩｎＬｅｒｎａｔｉｏ
ｎａｌ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ｃｏｎｆｅｒ
ｅｎｃｃ　）に掲載の論文ｒＡＴ＆Ｔインター　プロセ
ス　メッセージスイ・ンチ　アーキテクチュア（Ｔｈｅ
ＡＴ＆ＴＩｎｔｅｒｐｒｏｃｅｓｓ　　Ｍｅｓｓａｇｅ
　　５ｗ１ｔｃｈ　　Ａｒｃｈｉｔｅｃｔｕｒｅ　　）
　　において説明されている。

そのプロセッサのプログラム４の一部として含まれたプ
ログラム２に対する総モニタを使用して全ての作業待ち
行列の項目カウンターの状態を定期的に調べ、また、そ
のプロセッサによりて受け入れられる各個のタイプの要
求の優先レベルに関するグローバルな決定を行なうこと
もできる。

ここでの説明においては、プロセッサが作業要求を生成
するためのプロセッサ３及びこの作業要求を処理するた
めのプロセッサ２に分割されたが、別のアプリケーショ
ンにおいては、プロセッサかこの両者を遂行し、より詳
細には、他の作業要求を実行するプロセスの一部として
１作業要求を生成することもできる。プロセッサ３と２
の機能は、作業要求を生成する任意のプロセッサかビッ
ク　アップされることなくリングを巡回した作業要求パ
ケットを認識する事を要求される事を前提として、両立
し難いものではない。

上の説明は、単に本発明の一つの好ましい実施態様を示
すものである。当業者においては、本発明の精神及び範
囲から逸脱することなく、他の構成を設計できる事は勿
論であり、従って、本発明は、特許請求の範囲によって
のみ限定されるものである。

【図面の簡単な説明】

第１図はデータ　リング及びこのデータ　リングに接続
されたプロセ・シサのブロックＬに第２図は作業要求デ
ータ　メツセージのレイアウトを示す図； 第３図はプロセッサによってこれが作業を要求する時に
遂行される動作の流れを示す図；第４図及び第７図はプ
ロセ・ソサによって作業要求を受け入れるために遂行さ
れる動作の流れを示す図： 第５図はプロセッサがそれらが受け入れる作業要求を選
択することを可能とする仮想アドレス空間及び対応する
ビット　マツプを示す図；そして 第６［４はこれらプロセッサの一つとデータ　リングと
をインターフェースするための回路のブロック図である
。 く主要部分の符号の説明〉 データリンク　・・・・ ノードプロセッサ　・・・・ 中央処理ユニット　・・・・ ２゜ リ ングイ ンターフェース 従来待ち行列 テレグラフ カムパニー ＸＯ−

Claims (1)

1. 【特許請求の範囲】 １、各々のノードが一つのプロセッサを含む複数のノー
   ドからなる閉鎖逐次アクセス網内において使用される該
   網を通じて伝送される作業要求を割り当てるための方法
   において、各個の要求が作業要求のクラスを表わす宛先
   アドレスによって同定され、該複数のプロセッサの一つ
   に該アドレスの一つが割り当てられ、該方法が： 各々が複数の作業要求のクラスの一つを表わす宛先アド
   レスのリストの一つを該プロセッサの各個に対して割り
   当てるステップ； 該任意のプロセッサの負荷が第一の閾値を越えた時、該
   宛先アドレスのリストから該プロセッサの任意の一つ内
   の一つのリストのメンバーを削除し、その後、該プロセ
   ッサの任意の一つの負荷が第二の閾値より低くなった時
   、該任意のプロセッサの該リスト内に該メンバーを再挿
   入するステップ；及び 該プロセッサの任意の一つ内に、該網を通じて受信され
   、第一の宛先アドレスによって同定される作業要求を該
   第一の宛先アドレスが該任意のプロセッサ内の該リスト
   内に含まれる場合に受け入れるステップを含むことを特
   徴とする方法。 ２、請求項１に記載される方法において、該作業要求を
   受け入れるステップが、該第一の宛先アドレスを該任意
   のプロセッサの該アドレスのリストのメンバーと比較す
   るステップを含むことを特徴とする方法。 ３、請求項２に記載の方法において、該割当ステップが
   ビットマップを初期化するステップを含み、このビット
   の各々が該任意のプロセッサに割り当て可能なアドレス
   に対して、割り当てられた状態に対して一つの状態を持
   ち、割り当てられない状態に対して、別の一つの状態を
   持ち、該削除及び再挿入ステップが、それぞれ、該メン
   バーに割り当てられたビットの状態を、割り当てられな
   い状態及び割り当てられた状態に変えるステップから成
   ることを特徴とする方法。 ４、請求項２に記載の方法において、該割当ステップが
   該任意のプロセッサに割り当てられた該アドレスのリス
   トを内容アドレスメモリー内において初期化するステッ
   プを含み、該削除及び再挿入ステップが、それぞれ該メ
   ンバーを削除及び挿入するステップから成ることを特徴
   とする方法。 ５、請求項１に記載の方法において、該任意のプロセッ
   サが作業要求を格納するための待ち行列を含み、該削除
   及び再挿入ステップがさらに： 該任意のプロセッサの負荷が該第一の負荷を越えるか否
   か及び該負荷が該第二の域値以下であるか否かを該待ち
   行列の長さを調べる事によって決定するステップを含む
   ことを特徴とする方法。 ６、請求項１に記載の方法において、該閉鎖逐次アクセ
   ス網がデータリングを含み、該作業要求を受けるステッ
   プが該作業要求を該データリングから受信するステップ
   から成ることを特徴とする方法。 ７、請求項１に記載の方法において、該作業要求のタイ
   プが複数の優先を含み、該作業要求の該タイプの該優先
   の各々が異なる宛先アドレスによって同定され、該方法
   がさらに： 該閉鎖網から受信された作業要求のソースアドレスを該
   作業要求を受信するプロセッサのソースアドレスと比較
   するステップ；及び 該比較の結果が一致する場合、該受信された作業要求の
   優先を上げ、該作業要求を該リング上の次のプロセッサ
   に送るステップを含むことを特徴とする方法。 ８、請求項７に記載の方法において、作業要求の該タイ
   プの該複数の優先の各々が異なる宛先アドレスによって
   同定され、該優先を上げるステップが該受信された作業
   要求の作業要求アドレスを該作業要求の同一タイプのよ
   り高い優先に対する作業要求アドレスに変更するステッ
   プから成ることを特徴とする方法。 ９、請求項１に記載の方法において、該リングから受信
   された作業要求のソースアドレスを該作業要求を受信す
   るプロセッサのソースアドレスと比較するステップ；及
   び 該比較が一致する場合、該作業要求を所定の延遅の後に
   該閉鎖網上の次のプロセッサに送るステップがさらに含
   まれることを特徴とする方法。 １０、請求項９に記載の方法において、該所定の延遅を
   該作業要求のその後の再伝送に対して増加するステップ
   がさらに含まれることを特徴とする方法。 １１、請求項１に記載の方法において、作業要求の一つ
   のタイプのメンバーが異なる優先にて伝送され、各々の
   優先が異なる宛先アドレスと関連し、該受入ステップが
   任意のタイプの作業要求及び任意の優先を、そのタイプ
   のアドレス及び優先が該リスト内に含まれる時に受け入
   れるステップから成ることを特徴とする方法。 １２、請求項１に記載の方法において、同一クラスの作
   業要求を送信する該複数のプロセッサの異なる一つがこ
   れら作業要求を異なる宛先アドレスにて同定し、さらに
   、第一のプロセッサから第一のクラスの作業要求を送信
   するステップが含まれ、該作業要求が該第一のクラス及
   び該第一のプロセッサと関連する宛先アドレスによって
   同定されることを特徴とする方法。 １３、請求項１に記載の方法において、作業要求の一つ
   のタイプが複数の優先を持ち、該作業要求のタイプの該
   優先の各々が異なる宛先アドレスによって同定され、該
   割当ステップが、各々のリストが作業要求のタイプの複
   数の優先を表わすアドレスのリストの一つを該プロセッ
   サの各々に割り当てるステップを含むことを特徴とする
   方法。 １４、請求項１に記載の方法において、該プロセッサの
   任意の該一つが、該閉鎖網内の次のプロセッサに、該閉
   鎖網を通じて受信され、第一の宛先アドレスによって同
   定される作業要求を、該第一の宛先アドレスが該任意の
   一つのプロセッサの該リスト内に含まれてない場合に送
   るステップがさらに含まれることを特徴とする方法。 １５、請求項１に記載の方法において、該割当ステップ
   が： 作業要求の各々のクラスに対する宛先アドレスを少なく
   とも二つのプロセッサの各々に割当て、これによって、
   少なくとも一つのプロセッサが、別のプロセッサが作業
   要求を処理できなくなった場合でも作業要求の各々のク
   ラスを処理するために使用できるようにするステップを
   含むことを特徴とする方法。 １６、複数のプロセッサ及び相互接続データリングを含
   む多重プロセッサシステム内において使用される該リン
   グを通じて送られた作業要求を割当てる方法において、
   各々の要求が作業要求のクラスを表わす宛先アドレスに
   よって同定され、該方法が： 各々が作業要求の複数のクラスを表わす宛先アドレスの
   リストの一つを該プロセッサの各々に割当てるステップ
   を含み、該割当てステップがビットマップを初期化する
   ステップを含み、該ビットの各々が該任意のプロセッサ
   に割当て可能な宛先アドレスに対して、割当てられた状
   態に対して一つの状態、そして割当てられていない状態
   に対して別の状態を持ち； 該割当てステップがさらに、作業要求の各々のクラスに
   対する少なくとも一つのアドレスを少なくとも二つのプ
   ロセッサの各々に割当て、これによって別の一つのプロ
   セッサが作業要求を処理するために使用できなくなって
   も少なくとも一つのプロセッサが作業要求の各々のクラ
   スを処理するのに使用できるようにするステップを含み
   ；該方法がさらに； 宛先アドレスの該リストから、該プロセッサの該任意の
   一つ内の該リストのメンバーを該任意のプロセッサの負
   荷が第一の閾値を越えた時に削除し、その後、該プロセ
   ッサの任意の一つの負荷が第二の閾値より小さくなった
   時に該任意のプロセッサの該リスト内に該メンバーを再
   挿入するステップを含み、該削除及び再挿入ステップが
   それぞれ該メンバーに割当てられた該ビットマップのビ
   ットの状態を割当てられない状態及び割当てられた状態
   に変えるステップからなり；該方法がさらに： 該複数のプロセッサの該任意の一つが該網を通じて受信
   され、第一の宛先アドレスによって同定される作業要求
   を該第一の宛先アドレスが該任意のプロセッサ内の該リ
   スト内に含まれる時に受け入れるステップを含み、ここ
   で、作業要求のタイプが複数の優先を含み、作業要求の
   該タイプの該優先の各々が異なる宛先アドレスによって
   同定され； 該任意のプロセッサが作業要求を格納するための待ち行
   列を含み、該削除及び再挿入ステップが、それぞれ該待
   ち行列の長さを調べることによって、該任意のプロセッ
   サの負荷が第一の閾値を越えるか否か、及び該負荷が第
   二の閾値以下であるか否かを決定するステップからなり
   ；該方法がさらに： 該閉鎖網から受信された作業要求のソースアドレスを該
   作業要求を受信するプロセッサのソースアドレスと比較
   するステップ； 該ソースアドレスの比較の結果が一致する場合、該受信
   された作業要求の優先を上げ、該受信された作業要求を
   該リング上の次のプロセッサに送るステップを含み、該
   優先を上げるステップが該受信された作業要求の宛先ア
   ドレスを作業要求の同一タイプのより高い優先に対する
   宛先アドレスに変えることからなり；該方法がさらに；
   ソースアドレスの該比較が一致し、そして、該作業要求
   の該優先が上げることができない場合、該作業要求を該
   閉鎖網上の次のプロセッサに所定の延遅の後に送るステ
   ップ；及び 該作業要求のその後の再伝送に対して該所定の延遅を長
   くするステップを含むことを特徴とする方法。 １７、プロセッサ間通信網及び各々がプログラム制御プ
   ロセッサを含む複数のノードを持つ多重プロセッサシス
   テムにおいて、該システムが： 該複数のノードを相互接続するデータリン グ；及び 該プロセッサの各々と関連し、該複数のノードの各々を
   該データリングに相互接続し、また、該データリング上
   の作業要求メッセージを検出するためのインターフェー
   ス手段を含み、該インターフェース手段が作業要求メッ
   セージを検出するための手段を含み、ここで、該メッセ
   ージの各々がこれら作業要求を受け入れるための関連す
   るプロセッサによって受け入れられる作業要求に対する
   複数の宛先アドレスの一つを含み； 該インターフェース手段がプログラムの制御下において
   動作し、該関連するプロセッサによって受け入れられた
   作業要求の負荷の指標に応答し、該検出するための手段
   からの該宛先アドレスを加える或は削除することを特徴
   とするシステム。 １８、請求項１７に記載のシステムにおいて、該検出す
   るための手段が： 該関連するプロセッサにて受け入れられた作業要求に対
   する宛先アドレスのビットマップ；及び 該ビットマップ内の一つの割当てられた状態に対応する
   宛先アドレスを含む作業要求メッセージを検出するため
   の手段を含むことを特徴とするのシステム。 １９、請求項１７に記載のシステムにおいて、該検出す
   るための手段が： 該関連するプロセッサにて受け入れられた作業要求に対
   する宛先アドレスを格納するため、及び受信された宛先
   アドレスと該内容アドレスメモリーの内容とを比較する
   ための内容アドレスメモリーを含むことを特徴とするシ
   ステム。 ２０、請求項１７に記載のシステムにおいて、該ノード
   が作業要求を格納するための作業待ち行列を含み、該検
   出するための手段が該待ち行列内に格納された作業要求
   の数に応答して、該検出手段内にそれに対して作業要求
   が受け入れられる宛先アドレスを追加及び削除すること
   を特徴とするシステム。 ２１、請求項１７に記載のシステムにおいて、該ノード
   の少なくとも一つがさらに： 作業要求メッセージのソースアドレスとそのノードのプ
   ロセッサのソースアドレスとの間の一致を検出するため
   の手段；及び 該検出するための手段に応答して、該メッセージを延遅
   の後に再伝送するための手段を含むことを特徴とするシ
   ステム。 ２２、請求項１７に記載のシステムにおいて、複数の宛
   先アドレスが一つのタイプの作業要求に割当てられ、該
   複数の宛先アドレスの各々が異なる優先と対応し、該ノ
   ードの少なくとも一つがさらに：作業要求メッセージの
   ソースアドレスとそのノードのプロセッサのソースアド
   レスとの間の一致を検出するための手段；及び 該検出するための手段に応答して、該作業要求メッセー
   ジの作業要求のタイプに対するより高い優先に対応する
   宛先アドレスにて該メッセージを再伝送するための手段
   が含まれることを特徴とするシステム。 ２３、請求項１７に記載のシステムにおいて、作業要求
   の各々のクラスが少なくとも二つのプロセッサに割り当
   てられた宛先アドレスを持ち、これによって、一つのプ
   ロセッサが作業要求を処理するために使用できなくなっ
   た場合でも、少なくとも別のプロセッサが作業要求の各
   々のクラスを処理するために使用できるようにされるこ
   とを特徴とするシステム。