JPH0217582A - アレイ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、あらかじめ定められたグラフを表わすアルゴ
リズムではなくて任意のグラフを表わすアルゴリズムに
よる処理を可能にする内容アドレス可能パケット・バッ
ファ・メモリを含む単一命令複数アドレス（ＳＩＭＡ）
機構を含めることによる、単一命令複数データストリー
ム（ＳＩＭＤ）ポリモルフイック（多形）・メツシュ・
ネットワーク・アレイ処理システムの改良に関するもの
である。

ネットワーク設計では、主たる目的は、命令伝送速度及
びタスク実行速度を増大させ、同時にネットワークの並
列性を高めることである。本発明の好ましい実施例では
、従来の構成よりも速度を増大させネットワークの並列
性を高めるため、メツシュ・ネットワーク相互接続を変
更せずに、単一命令複数アドレス機能によって、通常の
ポリモルフイック・メツシュ構成の第４度（ｆｏｕｒｔ
ｈｄｅｇｒｅｅ　）単一命令複数データストリーム・ネ
ットワーク・アレイが改良される。

Ｂ、従来技術 １８８６年８月２９日出願の米国特許出願第０８／９０
２３４３号明細書（特願昭８２−１３２０１６）には、
各処理要素内部でメツシュ・ネットワークによって物理
的に相互接続されたＮＸＮ個の処理要素を含み、ポリモ
ルフイック制御装置によってアーキテクチャがツリー、
正四面体、立方体等の多くの通常のグラフを命令の制御
下で動的に誘導できる、ＳＩＭＤ並列アーキテクチャ用
のポリモルフイック・メツシュ・ネットワークが記載さ
れている。影響を受ける処理要素が隣接していない場合
、並列性は比較的低い。

Ｃ０発明が解決しようとする問題点 ＳＩＭＤで生成されるグラフは、イメージ処理、コンピ
ュータ・ビジョン、グラフィックの各アプリケーション
で有用な広範囲のアルゴリズムをカバーしている。しか
し、これら及びその他のアプリケーションには、通常の
グラフの範囲から外れ、任意のグラフによってしか表現
できないアルゴリズムがある。

Ｄ１問題点を解決するための手段 各アルゴリズムは独自のタイプのグラフをもたらすので
、可能なすべてのグラフと合致できる一般的な並列アー
キテクチャはない。本発明は、ポリモルフイック・メツ
シュ・アーキテクチャ内の処理要素が、任意グラフによ
って規定されるように相互間の通信を確立できるように
する、いくつかの方法及び回路について記述する。本発
明は、合致アドレスをもつすべての処理要素をアドレス
するためのバッファ・メモリを提供する。この機能は、
単一命令複数アドレス機能である。

２次元メモリと優先順位回路とレジスタを含むＳＩＭＡ
回路が、データ回線を介して処理要素のポリモルフイッ
ク・メツシュ・ネットワークと対話する。制御装置がア
ドレス信号とモード信号を供給する。ポリモルフイック
・メツシュの処理には、各要素がその行または列の隣接
要素の情報を交換または転送することが必要である。こ
の移動は、アドレスとデータを含むパケットによって案
内される。ＳＩＭＡ回路はＮ個のアドレスを生成し、そ
のそれぞれが、アドレスのｉ番目の位置に適正なピット
値をもつパケットを含むバッファ・メモリを指す。パケ
ットの交換あるいは転送は、使用する転送方式に応じて
実行される。

内容アドレス可能メモリ及び２次元メモリは、当業者に
は周知である。内容アドレス可能メモリを使って、単一
命令複数データストリーム・アレイ・プロセッサ内の単
一命令から複数アドレスを引き出すことが、とくにパケ
ットの交換及び転送に適用する場合の本発明の基礎であ
る。

本発明の主目的は、ポリモルフイック・メツシュによっ
て任意グラフを処理できるようにする、単一命令複数ア
ドレス回路を提供することにある。

本発明の第２の目的は、命令から１つのアドレスを受は
取り、バッファ・メモリの異なる位置にある複数のパケ
ットへのアクセスを可能にする複数出力アドレスを生成
する、単一命令複数アドレス回路を提供することにある
。その際、複数アドレス及びパケットの数は、ポリモル
フイック・メツシュ・システム中の処理要素の数に比例
する。

本発明の第３の目的は、命令中で出される所定のパター
ンによってアドレスできるバッファ中の任意の位置に記
憶された所定のパターンと合致するパケットが存在する
ことを検出する、単一命令複数アドレス回路を提供する
ことにある。

本発明の第４の目的は、ポリモルフイック・メツシュ・
アーキテクチャ内の処理要素が任意グラフによって規定
される通信を確立できるように、利用可能なものから順
にバッファ・メモリ中のパケットを交換する方法を提供
することにある。

本発明の第５の目的は、ポリモルフイック・メツシュ・
アーキテクチャ内の処理要素が任意グラフによって規定
される通信を確立できるように、バッフＴ感知方式でバ
ッフトメモリ中のパケットを交換する方法を提供するこ
とにある。

本発明の第６の目的は、ポリモルフイック・メツシュ・
アーキテクチャ内の処理要素が任意グラフによって規定
される通信を確立できるように、強制交換方式でバッフ
ァ・メモリ中のパケットを交換する方法を提供すること
にある。

本発明のその他の目的は、下記の説明を添付の図面と併
せて読めばさらにはっきりする。

Ｅ、実施例 第２図には、アルゴリズムの任意のグラフの概略図が示
されている。どのコンピュータ・アルゴリズムも、グラ
フで表わすことができる。その際に、ノードはタスクま
たはプロセスを表わし、矢印は相互接続する通信を表わ
す。並列プロセッサで実現する場合、ノードはハードウ
ェアの処理要素（ＰＥ）に割り当てられ、矢印は処理要
素相互間の通信経路で実現される。

第１図は、ＮＸＮ個の処理要素２２のポリモルフイック
（多形）・メツシュ配列２０を示す。このポリモルフイ
ック・メツシュ配列中で、各処理要素は、座標（ｒｌｃ
）で表わされる特定の行及び列にある。ただし、ｒとＣ
は共にＯからｎ−１までの範囲にあり、２つのｌｏｇ（
Ｎ）ビット・ストリング、すなわちｒｋｚｒｋ−ｔ、・
・・、ｒｌ　ｒ（＋及びＣｋｓ　Ｃｋ−＋、・・・、Ｃ
１Ｃｏとして表わすことができ、ｋ＝　ｌ　ｏ　ｇ　（
Ｎ）である。

処理要素ＰＥ　（ｓ、ｔ）のＯ行目の隣接要素は、処理
要素ＰＥ　（ｐｌＱ）である。ただし、ＳとｐはＳ。及
びｐ。のみが異なる。同様に処理要素ＰＥ（ｓｓ　ｔ）
のＯ列目の隣接要素は、処理要素ＰＥ（ｐｌｑ）である
。ただし、ｔとｑはｔｏ及びＱ。

のみが異なる。定義を一般化すると、処理要素ＰＥ　（
ｓｌ　ｔ）のｉ行目の隣接要素は、Ｓとｐが８＋及びｐ
ｌのみで異なる処理要素ＰＥ　（ｐｌｑ）である。同様
に処理要素ＰＥ　（ｓ、ｔ）のｉ列目の隣接要素は、ｔ
とｑがｔｌ及びｑｌのみで異なる処理要素ＰＥ　（ｐｌ
Ｑ）である。

本発明によれば、各処理要素は、そのｉ行目及びｉ列目
の隣接要素と特定の方法で情報を交換する必要がある。

０行目及びＯ列目の隣接要素と情報を交換するには、メ
ツシュ配列の物理的相互接続が用いられる。隣接要素は
、隣接する行または列にあるからである。ｉ行目（また
はｉ列目）の隣接要素の場合、隣接要素相互間の通信距
離は２行（または２列）である。たとえば３＝ＯＯ１１
のｉ行目の隣接要素は、行１＝ＯＯ０１にある。

したがって、交換には、メツシュ内の位置（０，３）に
ある処理要素３からメツシュ内の位置（０，１）にある
宛先処理要素１の方へ行方向に２回データをシフトさせ
ることが必要である。このようなシフトを、各列（また
は行）中のデータが同じ方向に２列（または２行）移動
するよう′に指定する「ホップ方向２」と呼ぶ。同様に
、ｉ行目またはｉ列目の隣接要素相互間の交換には、「
ホップ方向２’Ｊが必要である。ただし、「方向」は、
メツシュ配列２０内の処理要素２２の４つの物理リンク
を表わす東西南北のどれでもよい。

第３図に、情報パケットのフォーマットを示す。

ｉ行（または列）目の交換は、パケットの行アドレス１
９及びパケットの列アドレス２１及び交換すべきデータ
２３からなるパケット２５によって制御される。パケッ
ト２５自体は、ポリモルフイック・システムの外部メモ
リ２４に記憶される。外部メモリ２４は、メツシュ配列
２０の各処理要素２２と関連するパケットをメモリ２４
の所定の部分に記憶するように構成されている。パケッ
ト・バッファ２６と呼ばれる外部メモリ２４の部分は、
関連する処理要素のパケットを内容アドレス可能記憶位
置に記憶する。以下で説明するＳＩＭＡ回路は、この内
容アドレス可能メモリの概念に基づいて、バッファ中の
パケットにアクセスするために１つのアドレスしか提供
できないＳＩＭＤアーキテクチャの制限を緩和する。Ｓ
ＩＭＡ回路は、システム内のＮ個の処理要素が、パケッ
ト・バッファ２６の異なるＮ個の位置に記憶されている
当該の各パケットにアクセスできるようにする。ＳＩＭ
Ａ回路は、ＳＩＭＤアーキテクチャの能力を拡張し、ポ
リモルフイック・メツシュ配列２０で任意のグラフを実
現しやすくする。

従来のＳＩＭＤｆ列アーキテクチャでは、第２図に示す
ように、制御装置２８からのアドレス信号によって外部
メモリ２４がアドレスされる。その結果、同じバッファ
位置にあるパケットが交換のため選択される。同じバッ
ファ記憶位置にあるパケットがｉ行目またはｉ列目の隣
接要素である確率はかなり低い。その結果、従来のＳＩ
ＭＤアドレッシング方式は、パケットを交換する際に並
列性が非常に小さい。

並列性を高めるには、すべてのバッフトメモリについて
、単一命令で任意の合致パケットが同時にアドレスされ
るようなアドレッシング方式が必要である。第４図に示
すＳＩＭＡ回路は、この機能を実行する。

第４図に示すＳＩＭＡ回路３０は、２次元の内容アドレ
ス可能メモリ３２と優先順位回路３４とレジスタ３６を
含んでいる。ＳＩＭＡ回路３０は、制御装置２８からの
入力信号として、導線３８を介してアドレス信号を、ま
た導線４０を介してモード制御信号を受は取る。モード
制御信号は、１つのアドレスで１つのデータ出力が得ら
れる通常のメモリ・アドレス・モード、または所与のデ
ータで複数のアドレスが得られる内容アドレス可能モー
ドをもたらし、後者が好ましい。ＳＩＭＡ回路３０は、
導線４２を介するデータ出力信号によって、アレイ２０
中の各処理要素２２と通信する。回路３０の機能は、そ
れぞれｉ番目の位置に合致するビットを有するパケット
を含むバッファ・メモリを指す、Ｎ個のアドレスを生成
することである。

２次元メモリ３２は、水平方向にＦ個のバッファ、縦方
向ににビットで編成されている。従来モードでは、メモ
リ３２が水平方向にアドレスされて、データ・ビットを
バッファ・メモリ３２に書き込み、またはそこから読み
取ることができる。

内容アドレス可能モードでは、アドレスが縦方向に解釈
されて、特定のビット位置、たとえばｉ行目のパケット
を検出する場合はｉ番目の位置が選択される。その結果
、Ｆ個のバッファすべてのｉ番目のビットが論理「１」
と比較され、合致したときは、合致した行に対する垂直
ピッ）線（ＶＢＬ）４４が論理「１」として反映される
。各バッファ・メモリについて１本ずつ、合計Ｆ本の垂
直ビット線が優先順位回路３４に接続されている。

優先順位回路３４は、論理「１」が存在する垂直ビット
線の最低のインデックスを解読する。解読された最低の
インデックスは、制御装置２８によって規定される合致
ビット位置を有するパケットのアドレスに対応する。優
先順位回路は市販されており、一般の内容アドレス可能
メモリ及び浮動小数点演算の事後正規化に使われてきた
。好ましい優先順位回路は、フェアチャイルド・カメラ
・アンド・インストルメント社（Ｆａｉｒｃｈｉｌｄ　
Ｃａｍｅｒａａｎｄ　・ｒｎｓｔｒｕｍｅｎｔ　Ｃｏｍ
ｐａｎｙ）’から装置番号Ｆ１００１６５として市販さ
れているものである。

メモリ３２と優先順位回路３４は、単一命令の制御下で
合致パケットの複数のアドレスを得る能力をもたらす。

それらのアドレスは、各処理要素中に分散されたレジス
タ３６に記憶される。アドレス混合回路４６は、バッフ
ァ・メモリに正しくアクセスするため、レジスタ３６を
制御装置２８から供給されるアドレスによってオフセッ
トさせる。アドレス混合回路４６はまた、レジスタ３６
と制御装置２８からのアドレス信号との多重化を制御す
る。

優先順位回路３４は、合致回路のアドレスを供給する以
外に、同じバッファ中に複数の合致パケットがあるとい
う衝突を解決する。優先順位回路３４の出力線は、バッ
ファ・メモリ内に合致パケットが存在することを示す存
在フラグ回路４８に接続されている。存在フラグ回路の
出力は、交換すべきパケットが存在するかどうかを示す
指標として当該の処理要素に送られる。マルチプレクサ
５０は、存在フラグ回路４８とメモリ３２の間で出力を
切り替える。

内容アドレス可能メモリは市販されており、たとえばフ
ェアチャイルド・カメラ・アンド・インストルメント社
から装置番号Ｆ１００１４２として市販されている。以
下で説明する本発明は、内容アドレス可能メモリ内で単
一命令から複数のアドレスを引き出し、ＳＩＭＤアーキ
テクチャにパケット交換を適用することに関する。

処理要素相互間でのデータ・パケットの交換を容易にす
るＳＩＭＡ回路３０について説明したが、この交換を実
施する方法には、３つの代替方式がある。

第１図の任意グラフを参照すると、下記の表は第１図の
１６個の処理要素の初期パケット準備を示す。

ソース処理要素 ＰＥ　＝　　０　００００ ＰＥ　＝　　１　０００１ ＰＥ　＝　　２　００１０ ＰＥ　＝　　３　００１１ ＰＥ　＝　　４　０１００ ＰＥ　＝　　５　０１０１ ＰＥ　＝　　６　０１１０ ＰＥ　＝　　７　０１１１ ＰＥ　＝　　８　１０００ ＰＥ　＝　　９　１００１ ＰＥ　＝　１０　１０１０ ＰＥ　＝　１１　１０１１ ＰＥ　＝　１２　１１００ ＰＥ　＝　１３　１１０１ ＰＥ　＝　１４　１１１０ ＰＥ　＝　１５　１１１１ 玉］し吸甥」Ｌ危 ＰＥ　　＝　　１１　　１０１１ ＰＥ　　＝　　７　０１１１ ＰＥ　　＝　　１５　　１１１１ ＰＥ　　＝　　１４　１１１０ ＰＥ　　＝　　１３　　１１０１ ＰＥ　　＝　　１２　　１１００ ＰＥ　　＝　　０　００００ ＰＥ　　＝　　９　　１００１ ＰＥ　　＝　　　４　０１００ ＰＥ　　＝　　２　００１０ ＰＥ　　＝　　　６　　０１１０ ＰＥ　　＝　　　５　　０１０１ ＰＥ　　＝　　　１　　０００１ ＰＥ　　＝　　１３　００１１ ＰＥ　　＝　　１０　　１０１０ ＰＥ　　＝　　　８　　１０００ ＸＯＲ＜３：Ｏ＞ この表かられかるように、処理要素０のパケットは処理
要素１１に配送され１、処理要素１のパケットは処理要
素７に配送され、以下同様である。

使用可能順方式は、ＳＩＭＡ回路３０が、ｉ行目の交換
でバッファ・メモリ内のパケットのｉ番目の位置に論理
「１」ビットを有する、すなわちｐａｃｋｅｔ　（ｉ）
＝１の最初のパケットを得ることができることに基づく
ものである。ｊ列目の交換の場合は、ｐａｃｋｅｔ　（
ｊ＋ｋ）が論理「１」と比較されて、合致するパケット
の存在とそのバッファ・アドレスが提供される。

使用可能順方式は、このような擬似コードで表現される
。

グラフの各リンクごとにソース・ノードを次のように表
わす。

（Ｓ　ｒｋｓ　ｒ＋ｃ−１，、、Ｓ　ｒｏｔ　Ｓ　Ｃｋ
Ｓ　Ｃｉ＋−１，、、８Ｃｏ）（ｓｒはソース・ノード
の行を表わし、ＳＣはソース・ノードの列を表わす）。

宛先ノードを次のように表わす。

（ｄ　ｒｉｎｄ　ｒｋ−＋、、、　ｄ　ｆｏｒ　ｄ　ｃ
ｋｄ　ｃ＋ｃ−１，、、ｄ　Ｃｏ）下記のパケットを得
る。

ｐａｃｋｅｔ　（ｉ）＝ｓｒ＋Ｘ０Ｒｄｒ＋ｐａｃｋｅ
ｔ　（ｉ＋ｋ）士ｓ　ｃ＋Ｘ０Ｒｄ　Ｃ＋Ｗビットのデ
ータを、ｐａｃｋｅｔ　（２に＋１）〜ｐａｃｋｅｔ　
（２に＋ｗ）として付加する。

ｗｈｉｌｅ（ｂｕｆｆｅｒ　　ｎｏｔ　　ｅｍｐｔｙＯ
）［ｆｏｒ　Ｃ＋＝Ｏ；　　ｉ＜ｋ；ｔ＋＋）（ｐａｃ
ｋｅｔ　＝　ｆｉｒｓｔ−ａｖａｉｌａｂｌｅ　（ｉ−
ｔｈ　　ｒｏｗ）；ｐａｃｋｅｔ　＝　ｉ−ｒｏｗ　　
ｅｘｃｈａｎｇｅ　Ｏ；ｐａｃｋｅｔ（ｉ）　＝　０；
） ｆｏｒ　　（ｊ＝に；　　ｊ＜２に；ｊ＋＋）［ｐａｃ
ｋｅｔ　＝　ｆｉｒｓｔ−ａｖａｉｌａｂｌｅ　（ｊ−
ｔｈ　　ｃｏｌｕｍｎ）ｉｐａｃｋｅｔ　＝　ｊ−ｃｏ
ｌ　　ｅｘｃｈａｎｇｅ　０ｉｐａｃｋｅｔ（ｊ）　＝
Ｏｉ） ｉ−ｒｏｗ　　　ｅｘｃｈａｎｇｅ関数は１次のように
交換を実行する。ｐａｃｋｅｔ　（ｉ）＝１のとき、処
理要素はパケットをそのｉ行目の隣接要素に送り、その
隣接要素は受は取ったパケットをバッファ・メモリに記
憶し、ｐａｃｋｅ、ｔ　（ｉ）をゼロにリセットする。

ｐａｃｋｅｔ　（ｉ）＝０の場合は、パケットは送られ
ない。

バッファ・メモリが空になるまで、交換プロセスが続く
。このことは、すべてのＳＩＭＡ回路３０の各存在フラ
グ信号をＯＲすることによって実施される。バッファの
空状態の詳細な追跡については、交換アルゴリズムの表
現を簡潔にするため、示さない。

パケットの交換を第５Ａ図ないし第５Ｈ図に概略的に示
す。第５Ａ図には、上記の表に基づく各処理要素Ｏない
し１５に対する初期パケット割当てを示す。処理要素は
、ポリモルフイック・メツシュ構成で配列される。

第５Ｂ図は、使用可能順方式に基づ（最初の動作サイク
ルで０行目の交換後に交換されたパケットを示す。

かっこ内の数字は、パケットが初期処理要素位置である
。その後すべての交換を通じて、そのパケットと同じ初
期処理要素番号を用いる。同じ処理要素中に２個のパケ
ットが示しである場合は、上側のデータはすでに配送さ
れたパケット、下側のデータはこれから配送すべきパケ
ットである。

空の処理要素は、そのアドレスに論理「１」がないこと
を示す。上側のパケットがその最終位置に達していると
きは、その処理要素に横棒を付す。

上記の規則を以後のすべての図面に適用する。

第５Ｃ図は、後続の１行目の交換サイクルの後で交換さ
れるパケットを示す。第５Ｄ図は、後続の０列目の交換
サイクルの後で交換されるパケットを示す。その後に１
行目の交換サイクルが実行され、その結果を第５Ｅ図に
示す。

第５Ｅ図に示したパケットの０行目の交換では、パケッ
トはないので、次のサイクルで１行目の交換が実行され
、その結果を第５Ｆ図に示す。後続の０行目の交換が次
の動作サイクルで実行され、その結果を第５Ｇ図に示す
。もう１回１行目の交換サイクルが完了すると、第５Ｈ
図に示すようにすべてのパケットが配送される。

パケットは、第１図の任意グラフに基づいて配送された
。すなわち、最初ＰＥ＝Ｏにあったパケットは現在ＰＥ
＝１１にあり、最初ＰＥ＝１にあったパケットは現在Ｐ
Ｅ＝７にあり、以下同様である。

上記の使用可能順方式では、たとえばバッファ・メモリ
の不足のために、隣接要素がパケットを受諾できるかど
うかにかかわらず、パケットが必ずそのｉ行／列目の隣
接要素に転送されることが必要である。上記の方式では
、処理要素は追加のパケットが隣接する処理要素から配
送される間、バッファ・メモリ中で配送を待ちながら、
多数のパケットを蓄積する。この現象を「競合」と呼ぶ
。競合に伴う１つの問題は、バッファ・メモリの飽和ま
たは涸渇である。

代替方式では、競合もメモリの飽和もなく、単一のバッ
ファ・メモリしか必要としない。

バッファ感知方式 バッファ感知方式は、使用可能順方式と同じやり方でパ
ケットを準備するが、パケット交換は異なる。

バッファ感知方式は、次のような擬似コードで表現され
る。

段階１：パケットの準備 グラフの各リンクごとに、ソース・ノードを次のように
表わす。

（Ｓ　ｒｋｓ　ｒ＊−１，、、Ｓ　ｒｏ＋　　ｓ　Ｃｋ
ｓ　Ｃｖ、−１，、、Ｓ　Ｃｏ）（ｓｒはソース・ノー
ドの行を表わし、ｓＣはソース・ノードの列を表わす）
。宛先ノードを次のように表わす。

（ｄ　ｒ＋ｃｄ　ｒｋ−＋、、、　ｄ　ｒＯ＋　ｄ　ｃ
ｋｄ　Ｃｋ−ｔ、、、　ｄ　Ｃ□）下記のパケットを得
る。

１）ａｃｋｅ　ｔ　（ｉ）　＝ｓ　ｒ＋Ｘ０Ｒｄ　ｒｌ
ｐａｃｋｅ　　ｔ　　（ｊ＋ｋ）＝ｓｃ＋Ｘ０Ｒｄｃ＋
Ｗビットのデータをｐａｃｋｅｔ　（２に＋１）ないし
ｐａｃｋｅｔ　（２に＋ｗ）として付加する。

段階２：パケットの交換 ｗｈｉｌｅ　（ｂｕｆｒｅｒ　　ｎｏｔ　　ｅｍｐｔｙ
　Ｏ）　　（ｆｏｒ　（ｉ＝ｏ；ｉ＜ｋ；ｉ＋＋）　（
ｔｅｍｐ　　ｐａｃｋｅｔ　＝　ｉ−ｒｏｗ　　ｅｘｃ
ｈａｎｇｅ　□；ｉｆ　（（ｔｅｍｐ　　ｐａｃｋｅｔ
（ｉ）　ＡＮＤ　ｐａｃｋｅｔ（ｉ））”１）ｐａｃｋ
ｅｔ　＝　ｔｅｍｐ　　ｐａｃｋｅｔ；ｐａｃｋｅｔ（
ｉ）　＝　Ｏ； １ｓｅ ｐａｃｋｅｔ　＝　ｏｌｄ　　ｐａｃｋｅｔｉｆｏｒ　
（ｊ＝に；、＋＜２に；、＋＋＋）［ｔｅｍｐ　　ｐａ
ｃｋｅｔ　＝：　ｊ−ｃｏｌ　　ｅｘｃｈａｎｇｅ□；
ｉｆ　（（ｔｅｍｐ　　ｐａｃｋｅｔ（ｊ）　ＡＮＤ　
ｐａｃｋｅｔ（ｊ））二二１）（ｐａｃｋｅｔ　＝　ｔ
ｅｍｐ　　ｐａｃｋｅｔ；ｐａｃｋｅｔ（ｊ）　＝Ｏ； １ｓｅ ｐａｃｋｅｔ　＝　ｏｌｄ　　ｐａｃｋｅｔｉこの方式
では、パケット交換の際にパケット・バッファの位置を
１つしか、すなわちｔ　ｅｍｐｐａｃｋｅｔＬか使用せ
ず、したがってバッファ・メモリの飽和は起こり得ない
。しかし、パケットを交換するには、両方のパケットが
合歓位置で論理「１」を有しなければならないので、レ
ベルｒＬＪを含むパケットが転送されない事態が生じる
。この欠点は、次に述べる代替方式で是正される。

第６Ａ図ないし第６Ｌ図は、バッファ感知方式を用いる
際の、各サイクルでのパケット交換を示す。

第６Ａ図は、使用可能順方式と同じ、各処理要素中の初
期パケット割当てを示す。第６Ｂ図は、０行目の交換が
完了した後のパケット位置を示す。

使用可能順方式とバッファ感知方式の違いが明らかにな
るのは、たとえばバッフ１感知方式では処理要素Ｏから
のパケットが処理要素１に配送されないが、使用可能順
方式を使うと、２つのパケットが処理要素１に存在する
ときである。交換手順の全体を通じてメツシュ内の他の
処理要素を比較するときも、同様の違いが出てくる。

第６Ｃ図は、１行目の交換後のパケット位置を示す。第
６Ｄ図は、後続の０列目の交換後のパケット位置を示す
。第６Ｅ図は、１列目の交換後のパケット位置を示す。

処理要素が、最終宛先に到着したパケットを含むとき、
パケットを転送するために論理「１」がすべてのアドレ
ス・ビット中にあるかのようである。同様に、空の処理
要素は、パケットを転送するために論理「１」がすべて
のアドレス・ビット中にあるかのように処理される。

第６Ｆ図ないし第６Ｈ図は、パケットの０行目の交換、
１行目の交換、０列目の交換を順次反復するところを示
す。後続の１列目の交換によってパケットは移動しない
ので、第６エ図に、後続の０行目の交換後のパケット位
置を示す。第６１図ないし第６Ｍ図は、１行目の交換、
０行目の交換、０列目の交換、１列目の交換のシーケン
ス後のパケット位置を示す。その後、第１図の任意グラ
フに基づいて、すべてのパケットが当該の各最終宛先に
配送される。省略した交換では、パケットの移動はない
。

強制交換方式 もう一つの代替方式は強制交換方式と呼ばれる。

強制交換方式では、両方の隣接要素が交換と同意したと
きだけ、すなわち両方の隣接要素がｉ番目のビットに論
理「１」を有するときだけパケットが交換されるという
バッファ感知方式と違って、一方の隣接要素だけがパケ
ットを転送した場合、すなわち一方の処理要素だけがｉ
番目のビットに論理「１」を有する場合に、交換が強制
される。

強制交換アルゴリズムは、次の擬似コードで示される。

段階１：パケットの準備 グラフの各リンクごとにソース・ノードを次のように表
わす。

（Ｓ　ｒｍｓ　ｒｋ−ｔ、、、　Ｓ　ｒｏｔ　　Ｓ　Ｃ
ｋＳ　Ｃｋ−１，、、Ｓ　Ｃｏ）（ｓｒはソース・ノー
ドの行を表わし、ＳＣはソース・ノードの列を表わす）
。宛先ノードを次のように表わす。

（ｄ　ｒｈｄ　ｒｋ−＋、、、　ｄ　ｒｏ、　ｄ　ｃｋ
ｄ　ｃｋ−＋、、、　ｄ　ｃｏ）下記のパケットを得る
。

ｐａｃｋｅｔ　（ｉ）＝ｓ　ｒ＋Ｘ０Ｒｄｒ＋ｐａｃｋ
ｅｔ　（ｉ＋ｋ）：＝ｓｃ＋Ｘ０Ｒｄｃ＋Ｗビットのデ
ータをｐａｃｋｅｔ　（２に＋１）ないし１）ａｃｋｅ
　ｔ　（２に＋ｗ）として付加する。

段階２：パケットの交換 ｗｈｉｌｅ　（ｂｕｆｆｅｒ　　ｎｏｔ　　ｅｍｐｔｙ
　Ｏ）　（ｆｏｒ　（ｉ＝ｏ；ｉ＜ｋ：ｉ＋＋）　（ｔ
ｅｍｐ　　ｐａｃｋｅｔ　＝　ｉ−ｒｏｗ　　ｅｘｃｈ
ａｎｇｅ　（戸ｉｆ　（（ｔｅｍｐ　　ｐａｃｋｅｔ（
ｉ）　ＯＲｐａｃｋｅｔ（ｉ））　”　１）　（ｐａｃ
ｋｅｔ　＝ｔｅｍｐ　　ｐａｃｋｅｔ；ｐａｃｋｅｔ（
ｉ）　＝ＩＮＶ　（ｐａｃｋｅｔ（ｉ）戸１ｓｅ ｐａｃｋｅｔ　：ｏｌｄ　　ｐａｃｋｅｔｉｆｏｒ　（
ｊ＝に；ｊ＜２に；ｊ＋＋）　（ｔｅｍｐ　　ｐａｃｋ
ｅｔ　＝　ｊ−ｃｏｌ　　ｅｘｃｈａｎｇｅｄ；ｉｆ　
（（ｔｅａ＋ｐ　　ｐａｃｋｅｔ（ｊ）　ＯＲｐａｃｋ
ｅｔ（ｊ）”１））　（ｐａｃｋｅｔ　＝　ｔｅｍｐ　
　ｐａｃｋｅｔ；ｐａｃｋｅｔｌ）　＝Ｉ間（ｐａｃｋ
ｅｔ（ｊ））ｉ１ｓｅ ｐａｃｋｅｔ　＝　ｏｌｄ　　ｐａｃｋｅｔ；バッファ
感知方式と同様に、この方式では、ノ寸ケットを交換す
るために１つのバッファ位置ｔｅａ＋ｐ−ｐａｃｋｅｔ
　Ｌ／か使わず、バッファ・メモリの飽和が起こらない
ことが保証される。

１つの隣接要素だけがパケットを交換するとき、強制交
換方式は、受取り側隣接要素の出費を犠牲にして、その
１つの隣接要素の転送を容易にするため、交換を起こさ
せる。受取り側の隣接パケットは、メツシュ内でその最
終宛先から離れた所にある処理要素に配送される。論理
「１」を論理ｒＯＪに反転すると、パケットがその最終
宛先に近づき、その逆に論理「０」を論理「１」に反転
すると、パケットがその最終宛先から離れるので、反転
関数ＩＮＶが上記の活動を反映する。

第７Ａ図ないし第７Ｌ図は、強制交換方式を用いた場合
の各サイクルでのパケット交換を示す。

第７Ａ図は、第５Ａ図および第６Ａ図と同じ、各処理要
素Ｏないし１５中の初期パケット割当てを示す。第７Ｂ
図は、０行目の交換後のノ寸ケット位置を示す。たとえ
ば、強制交換方式による処理要素Ｏと１の間のパケット
交換は、前記のどちらの方式とも異なることに留意され
たい。この方式では、処理要素Ｏと処理要素１のパケッ
ト交換は、処理要素０中のパケットの最下位ビットに論
理「１」があることによる。バッファ感知方式では、処
理要素１中のパケットの最下位ビットが論理「０」を含
み、両方の隣接要素が交換に同意しないので、交換は行
なわれない。使用可能順方式では、処理要素Ｏからのパ
ケットが処理要素１に配送され、処理要素１中のパケッ
トは処理要素１中に留まる。交換手順の全体を通して、
メツシュ内の他の処理要素ではパケット交換が異なる。

第７０図ないし第７Ｅ図は、順に１行目の交換、０列目
の交換、１列目の交換を施した後のパケット位置を示す
。０行目の交換、１行目の交換、０列目の交換、１行目
の交換の順次サイクルが繰り返され、そのパケット交換
の結果をそれぞれ第７Ｆ図ないし第７Ｉ図に示す。

このシーケンスが３回繰り返され、強制交換方式の結果
を第７Ｊ図ないし第７Ｌ図に示す。３回目の０列目の交
換後、パケットは第１図の任意グラフに基づく当該の各
宛先に到着している。

以上の本発明の説明から、当業者には現況技術に対する
改良点は自明であろう。単一命令複数アドレス回路が単
一命令複数データストリーム・ポリモルフイック・メツ
シュ配列とあいまって、共平面低次相互接続グラフを有
する任意次数グラフが実現できる。すなわち、４次の共
平面相互接続ネットワークを備えたポリモルフイック・
メツシュ・アーキテクチャによって、どんなアルゴリズ
ムでも実現できる。

本発明は、大規模並列プロセッサの実装に著しい利益を
与える。処理要素間のポリモルフイック・メツシュ相互
接続は、ＶＬＳＩチップやプリント回路板など通常の２
次元電子実装技術と整合性がある。アーキテクチャ・グ
ラフと実装技術間の直接マツピングにより、チップなら
びにプリント回踏板の面積の非常に効率のよい利用がは
かれる。

その上、物理的相互接続は通常のもので４方向に延び、
その結果、局所的に隣接する処理要素相互間の配線距離
が短くなり、したがって速度が増大する。互いに論理的
に関連する隣接処理要素は、物理的に近接しているので
、処理要素間の通信は１次キューブなど他の高次グラフ
よりもずっと速い。実装密度が高くなることによって速
度の増大がさらに強まる。要するに、毎秒当りのビット
数で表わして、従来の既知システムよりも多数のパケッ
トが通信できる。

システム内の相互接続を追加して４方向に拡大すること
によりシステムの大きさが拡大でき、したがってモジュ
ール式実装が実現できる。

以上、ポリモルフイック・メツシュによる任意グラフで
使用される回路及びそうした任意グラフで表わされるア
ルゴリズムを処理するいくつかの方法について説明し図
示してきたが、当業者には自明なように、頭記の特許請
求の範囲によってのみ限定される本発明の広い範囲から
逸脱せずに、変更及び修正を加えることが可能である。

Ｆ０発明の効果 本発明を用いれば、ＳＩＭＤ方式の並列処理計算機にお
いて処理要素間の任意の結合関係を効率的に実現できる
。

【図面の簡単な説明】

第１図は、制御装置と外部バッファ・メモリを伴う処理
要素のポリモルフイック・メツシュ・ネットワークの概
略図である。 第２図は、アルゴリズムの任意グラフの概略図である。 第３図は、パケットのフォーマットを示す図である。 第４図は、２次元メモリと優先順位回路とレジスタを含
む単一命令複数アドレス回路の概略図である。 第５Ａ図ないし第５Ｈ図は、本発明の一方法に基づく処
理要素相互間のパケット転送の概略図である。 第６Ａ図ないし第６Ｍ図は、本発明の別の方法に基づく
処理要素相互間のパケット転送の概略図である。 第７Ａ図ないし第７Ｌ図は、本発明の第３の方法に基づ
く処理要素相互間のパケット転送の概略図である。 ２０・・・・ポリモルフイック・メツシュ配列、２２・
・・・処理要素、２４・・・・外部メモリ、２５・・・
・パケット、２６・・・・パケット・バッファ、２８・
・・・制御装置、３０・・・・ＳＩＭＡ回路、３２・・
・・内容アドレス可能メモリ、３４・・・・優先順位回
路、３６・・・・レジスタ、４６・・・・アドレス混合
回路、４８・・・・存在フラグ回路、５０・・・・マル
チプレクサ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） ＦＩＧ、３ ＦＩＧ、５Ｂ ＦＩＧ、５Ｅ ＦＩＧ、５Ｆ ＦＩＧ、６Ｂ ＦＩＧ、６Ｅ ＦＩＧ、６Ｆ ＦＩＧ、６に ＦＩＧ、７Ａ ＦＩＧ、７Ｈ

Claims (1)

1. 【特許請求の範囲】 個々にアドレス可能な処理要素の１つから、個々にアド
   レス可能な処理要素の他のものへ、アドレス情報及び関
   連データ情報を含むパケットにより定められるとおりに
   動作サイクル中に情報が転送されるアレイ処理システム
   であって、 単一命令複数データストリーム・モードで動作可能な、
   複数の個々にアドレス可能な処理要素と、順次の動作サ
   イクル中に上記処理要素のすべてに関して命令及びアド
   レスを供給する制御装置と、内容アドレス可能なパケッ
   ト・バッファ・メモリを含み、上記制御装置及び上記複
   数の処理要素に接続され、各動作サイクル中に各処理要
   素が上記制御装置からの上記アドレスの内容に応答して
   上記バッファ・メモリ中のそれぞれのパケットにアクセ
   スすることを可能にする単一命令複数アドレス装置とを
   有する、 アレイ処理システム。