JPH02174248A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH02174248A JPH02174248A JP63330891A JP33089188A JPH02174248A JP H02174248 A JPH02174248 A JP H02174248A JP 63330891 A JP63330891 A JP 63330891A JP 33089188 A JP33089188 A JP 33089188A JP H02174248 A JPH02174248 A JP H02174248A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にその内部にある
発振回路の出力に乗ったノイズを取り除くための波形整
形回路を有したゲートアレイ手法によって設計された半
導体集積回路装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to semiconductor integrated circuits, and particularly to semiconductor integrated circuits that utilize a gate array technique that has a waveform shaping circuit for removing noise riding on the output of an oscillation circuit inside the circuit. The present invention relates to a designed semiconductor integrated circuit device.
この種の半導体集積回路装置では、第３図の様に、外部
との信号の入出力を行うインターフェース回路２５に供
給される電源は、チップ周辺に周回するように形成され
た電源供給線２１．２２から供給されているため、これ
ら電源供給線２１゜２２にはインターフェース回路２５
が動作する際に発生するノイズが乗る。これがインター
フェース回路２５の出力に乗り、接続回路の誤動作を引
き起す原因となることを防止するため、従来、第４図に
示すように、隣接するインターフェース回路形成領域に
形成した波形整形回路４４にパッド間接続の手法を用い
て接続していた。In this type of semiconductor integrated circuit device, as shown in FIG. 3, power is supplied to an interface circuit 25 that inputs and outputs signals to and from the outside through a power supply line 21. 22, the interface circuit 25 is connected to these power supply lines 21 and 22.
Noise generated when the machine operates. In order to prevent this from riding on the output of the interface circuit 25 and causing malfunction of the connected circuit, conventionally, as shown in FIG. The connection was made using the inter-connection method.
上述した従来の半導体集積回路装置では、波形整形回路
を発振器に隣接したインターフェース回路領域に配置し
なければならないため、並列した２個以上のインターフ
ェース回路領域を専有できるように、インターフェース
回路の配置を考慮しなければならないこと、また、パッ
ド間接続などの特殊な配線をほどこさなければならない
ため、自動配置配線に適さなくなることなどの欠点があ
る。In the conventional semiconductor integrated circuit device described above, the waveform shaping circuit must be placed in the interface circuit area adjacent to the oscillator, so the placement of the interface circuit must be considered so that two or more parallel interface circuit areas can be occupied exclusively. In addition, special wiring such as connection between pads must be provided, which has disadvantages such as making it unsuitable for automatic placement and wiring.
本発明の半導体集積回路装置は、発信回路の出力信号線
に接続された内部ブロックで形成した波形成形回路を有
している。A semiconductor integrated circuit device of the present invention has a waveform shaping circuit formed of internal blocks connected to an output signal line of an oscillation circuit.
すなわち、本発明によれば、発振回路の出力信号線に内
部ブロック領域で形成した、波形整形用の回路を挿入し
、発振波形に混入したノイズを取り除いてから、内部に
供給するため、配置位置に制約を設ける必要がないとい
う利点を有する。That is, according to the present invention, a waveform shaping circuit formed in an internal block area is inserted into the output signal line of the oscillation circuit, and the noise mixed in the oscillation waveform is removed before being supplied to the inside. This has the advantage of not requiring any restrictions.
次に、図面を参照して本願発明をより詳細に説明する。 Next, the present invention will be explained in more detail with reference to the drawings.
第１図は本発明の一実施例の回路図である。３は発振子
接続用のインバータ回路、４は発振子接続用のバッファ
回路であり、ポンディングパット１に接続された発振子
とインバータ回路３およびバッファ回路４とで発振回路
を形成している。発振回路には波形整形用のシュミット
トリガバッファ回路５が接続されており、その出力が内
部回路１５．１６に接続されている。シュミットトリガ
回路５が発振回路の出力に乗ったノイズを取り除くので
内部回路１５，１６にまでノイズが伝播しない。従って
、この発振回路の近傍の例えば領域１２にも、他のイン
ターフェース回路を配置することが可能であり、半導体
集積回路の工○ピン配置に関して発振器の位置を特別に
考慮する必要がない。FIG. 1 is a circuit diagram of an embodiment of the present invention. 3 is an inverter circuit for connecting an oscillator, 4 is a buffer circuit for connecting an oscillator, and the oscillator connected to the bonding pad 1, the inverter circuit 3, and the buffer circuit 4 form an oscillation circuit. A Schmitt trigger buffer circuit 5 for waveform shaping is connected to the oscillation circuit, and its output is connected to internal circuits 15 and 16. Since the Schmitt trigger circuit 5 removes the noise riding on the output of the oscillation circuit, the noise does not propagate to the internal circuits 15 and 16. Therefore, it is possible to arrange other interface circuits in the vicinity of this oscillation circuit, for example in the region 12, and there is no need to take special consideration of the position of the oscillator with respect to the pin arrangement of the semiconductor integrated circuit.
第２図は本発明の他の実施例の構成図である。FIG. 2 is a block diagram of another embodiment of the present invention.
本実施例は、シュミットトリガ回路５をプレバッファ部
に取り込んで、内部領域保護回路としても利用している
ので、内部領域の使用効率を減少させないという利点が
ある。This embodiment has the advantage that the Schmitt trigger circuit 5 is incorporated into the pre-buffer section and used as an internal area protection circuit, so that the efficiency of using the internal area is not reduced.
以上、説明したように、本発明は、その内部にある発振
回路からの出力信号線に波形整形用の回路を挿入したこ
とにより耐ノイズ性能の高い発振回路を供給でき、ＩＯ
ビンの配置において、発振回路の有無を問わない半導体
集積回路を供給できる効果がある。As explained above, the present invention can provide an oscillation circuit with high noise resistance by inserting a waveform shaping circuit into the output signal line from the oscillation circuit inside the oscillation circuit, and
In the arrangement of the bins, it is possible to supply semiconductor integrated circuits with or without an oscillation circuit.
第１図は本発明の一実施例による半導体集積回路の一部
を示す平面ブロック図、第２図は本発明の他の実施例に
よる半導体集積回路の一部を示す平面ブロック図、第３
図は従来のゲートアレイの平面図、第４図はその改良例
を示す従来のゲートアレイの一部を示す平面ブロック図
。
１・・・・・・発振子よりの入出力用パッド、２・・・
・・・発振子よりの入力出用インターフェースブロック
、３・・・・・・インターフェース用インバータ、４・
・・・・・インターフェース用バッファ、５・・・・・
・波形整形用のシュミットトリガバッファ、１１・・・
・・・発信回路と隣接するブロックの入出力用パッド、
１２・・・・・・発振回路と隣接するインターフェース
ブＧｌツタ、１３・・・・・・入出力用パッド、１４・
・・・・・インターフェースブロック、１５，１６，１
７・・・・・・内部回路、１８・・・・・・ブレバッフ
ァ領域、２１．２２・・・・・・電源供給線、２３．２
４・・・・・・電源供給用パッド、２５・・・・・・イ
ンターフェース回路２６・・・・・・パッド領域、４１
・・・・・・入出力用パッド、４２・・・・・・発振回
路用インバータ、４３・・・・・・発振回路用バッファ
、４４・・・・・・インターフェースブロックにて形成
された波形整形回路、４５・・・・・・パッド間配線用
パッドブリッチ。
代理人 弁理士 内 原 晋
菊
図
入：力へ、７ト／３てて」１ヨ］」二］−−〜−−−ｔ
イレ外入イスブ０ツク
第Ｚ図FIG. 1 is a plan block diagram showing a part of a semiconductor integrated circuit according to an embodiment of the present invention, FIG. 2 is a plan block diagram showing a part of a semiconductor integrated circuit according to another embodiment of the invention, and FIG.
The figure is a plan view of a conventional gate array, and FIG. 4 is a plan block diagram showing a part of the conventional gate array showing an improved example thereof. 1... Input/output pad from the oscillator, 2...
...Interface block for input/output from the oscillator, 3...Inverter for interface, 4.
...Interface buffer, 5...
・Schmitt trigger buffer for waveform shaping, 11...
...Input/output pads for blocks adjacent to the transmitting circuit,
12... Interface block Gl adjacent to the oscillation circuit, 13... Input/output pad, 14...
...Interface block, 15, 16, 1
7... Internal circuit, 18... Blur buffer area, 21.22... Power supply line, 23.2
4... Power supply pad, 25... Interface circuit 26... Pad area, 41
...Input/output pad, 42...Inverter for oscillation circuit, 43...Buffer for oscillation circuit, 44...Waveform formed by interface block Shaping circuit, 45... Pad bridge for wiring between pads. Agent Patent Attorney Susumu Hara Uchikiku Illustration: Power, 7/3 1 yo] 2] -----
Claims (1)
路装置であって、発振回路からの入力波形を整形するた
めの波形整形回路を内部ロジック形成部に有することを
特徴とする半導体集積回路装置。 ２、前記波形整形回路として、シュミットトリガ回路を
使用したことを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。[Claims] 1. A semiconductor integrated circuit device using a gate array design method, characterized by having a waveform shaping circuit in an internal logic forming section for shaping an input waveform from an oscillation circuit. Semiconductor integrated circuit device. 2. The semiconductor integrated circuit device according to claim 1, wherein a Schmitt trigger circuit is used as the waveform shaping circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330891A JPH02174248A (en) | 1988-12-27 | 1988-12-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330891A JPH02174248A (en) | 1988-12-27 | 1988-12-27 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174248A true JPH02174248A (en) | 1990-07-05 |
Family
ID=18237662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330891A Pending JPH02174248A (en) | 1988-12-27 | 1988-12-27 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174248A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216342A (en) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | Integrated circuit chip and processing method for unused pad |
| US7106144B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Semiconductor integrated circuit |
-
1988
- 1988-12-27 JP JP63330891A patent/JPH02174248A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216342A (en) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | Integrated circuit chip and processing method for unused pad |
| US7106144B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Semiconductor integrated circuit |
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