JPH02163835A - 待ち行列又はスタックから要素を除去する方法 - Google Patents
待ち行列又はスタックから要素を除去する方法Info
- Publication number
- JPH02163835A JPH02163835A JP1276178A JP27617889A JPH02163835A JP H02163835 A JPH02163835 A JP H02163835A JP 1276178 A JP1276178 A JP 1276178A JP 27617889 A JP27617889 A JP 27617889A JP H02163835 A JPH02163835 A JP H02163835A
- Authority
- JP
- Japan
- Prior art keywords
- operand
- queue
- block
- value
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 claims description 23
- 230000008859 change Effects 0.000 claims description 14
- 238000012546 transfer Methods 0.000 claims description 5
- 238000003672 processing method Methods 0.000 claims 2
- 230000008901 benefit Effects 0.000 abstract description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000007792 addition Methods 0.000 description 6
- 238000012217 deletion Methods 0.000 description 6
- 230000037430 deletion Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 3
- 239000011435 rock Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241000972773 Aulopiformes Species 0.000 description 1
- 102100032986 CCR4-NOT transcription complex subunit 8 Human genes 0.000 description 1
- 102100036402 DAP3-binding cell death enhancer 1 Human genes 0.000 description 1
- 101000942586 Homo sapiens CCR4-NOT transcription complex subunit 8 Proteins 0.000 description 1
- 101000929221 Homo sapiens DAP3-binding cell death enhancer 1 Proteins 0.000 description 1
- 101001094629 Homo sapiens Popeye domain-containing protein 2 Proteins 0.000 description 1
- 101000608230 Homo sapiens Pyrin domain-containing protein 2 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 231100000518 lethal Toxicity 0.000 description 1
- 230000001665 lethal effect Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000019515 salmon Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は多重プロセッシング・ユニットないし多重プ
ログラム・コンピュータ・システムにおける時系列リス
トの操作に関し、より具体的には、多重プロセッシング
・ユニットが非同期でリストをアクセスするときでもロ
ック機構なしで項目の付加または削除を行えるようにし
たものである。
ログラム・コンピュータ・システムにおける時系列リス
トの操作に関し、より具体的には、多重プロセッシング
・ユニットが非同期でリストをアクセスするときでもロ
ック機構なしで項目の付加または削除を行えるようにし
たものである。
またこの発明はリスト操作を実行するための新規なコン
ピュータ命令にも関連する。
ピュータ命令にも関連する。
Ｂ、従来の技術
この発明は待ち行列およびスタックの双方を扱う。ＦＩ
ＦＯ（ファースト・イン・ファースト・アウト）リスト
とも呼ばれる待ち行列においては、最初にリストに付加
された項目が最初に除去される。ＬＩＦＯ（ラスト・イ
ン・ラスト・アウト）リストとも呼ばれるスタックにお
いては最後にリストに付加された項目が最初に除去され
る。オペレーション・システムやサブ・システム環境に
おいて非同期のＦｒＦＯおよびＬＩＦＯリストの操作は
非常に一般的である。このような環境下で時系列リスト
をす・ばやくかつ簡易に操作できないと、多大な制約と
なってしまり。緊密結合構成において用いられるプロセ
ッサの個数が増大し続けているので、ソフトウェアによ
シシリアル化のコストも増大していく。時系列リストは
頻繁に用いられるので、このコストはたえがたいものに
なりつつある。
ＦＯ（ファースト・イン・ファースト・アウト）リスト
とも呼ばれる待ち行列においては、最初にリストに付加
された項目が最初に除去される。ＬＩＦＯ（ラスト・イ
ン・ラスト・アウト）リストとも呼ばれるスタックにお
いては最後にリストに付加された項目が最初に除去され
る。オペレーション・システムやサブ・システム環境に
おいて非同期のＦｒＦＯおよびＬＩＦＯリストの操作は
非常に一般的である。このような環境下で時系列リスト
をす・ばやくかつ簡易に操作できないと、多大な制約と
なってしまり。緊密結合構成において用いられるプロセ
ッサの個数が増大し続けているので、ソフトウェアによ
シシリアル化のコストも増大していく。時系列リストは
頻繁に用いられるので、このコストはたえがたいものに
なりつつある。
現在Ｆ Ｉ Ｆ Ｏ！Ｊコスト管理手法としては２つの
ものがある。単ヘッド待ち行列に対しては、リストはア
ンカ点を有するものとして定義され、すべてのエレメン
トはこのアンカ点を用いて付加され、またリストをサー
チ・ダウンして最後のエレメントを除去してすべてのエ
レメントが削除されていく。この手法では多重付加が可
能となるが一方単一削除しか実現できない。またこの手
法では削除サーチをリストの終りまで行う必要があり、
削除がページ・フォールトによって割り込まれることが
ある、ページ・フォールトを復旧することは可能だけれ
ど、これにともなうオーバーヘッドはリストが長くなる
と過大なものとなる。
ものがある。単ヘッド待ち行列に対しては、リストはア
ンカ点を有するものとして定義され、すべてのエレメン
トはこのアンカ点を用いて付加され、またリストをサー
チ・ダウンして最後のエレメントを除去してすべてのエ
レメントが削除されていく。この手法では多重付加が可
能となるが一方単一削除しか実現できない。またこの手
法では削除サーチをリストの終りまで行う必要があり、
削除がページ・フォールトによって割り込まれることが
ある、ページ・フォールトを復旧することは可能だけれ
ど、これにともなうオーバーヘッドはリストが長くなる
と過大なものとなる。
二重ヘッド待ち行列に対しては、リストは２つのアンカ
点を有するものとして定義され、すべてのエレメントは
一方のアンカ点を用いて付加され、他方のアンカ点を用
いて削除される。この手法では一時に１つの付加または
削除しかりストにアクセスできない。単一アクセスしか
一時に許されないということを保障するため、何らかの
実現方法（ロック機構）を採用しなければなら々い。
点を有するものとして定義され、すべてのエレメントは
一方のアンカ点を用いて付加され、他方のアンカ点を用
いて削除される。この手法では一時に１つの付加または
削除しかりストにアクセスできない。単一アクセスしか
一時に許されないということを保障するため、何らかの
実現方法（ロック機構）を採用しなければなら々い。
最初の手法は、過剰なベージングが予想されるので実際
的でない。第２の手法はロック機構を必要とするという
制約の点から効率の劣化が予想される。
的でない。第２の手法はロック機構を必要とするという
制約の点から効率の劣化が予想される。
Ｌ Ｉ Ｆ Ｏ１，１ストをモニタする最も一般的な手
法はスタック中に１つのアンカ点をセットし、とのアン
カ点を利用してすべてのエレメントを付加（ブツシュ）
および削除（ポツプ）するというものである。ＩＢＭ
Ｓｙｓｔｅｍ／３７０ ＥｘｔｅｎｄｅｄＡｒｃｈ
ｉｔｅｃｔｕｒｅ Ｐｒ１ｎｔｉｐｌｅｓ ｏｆ Ｏ
ｐｅｒａｔｉｏｎ（ＩＢＭ 出版物番号５Ａ２２−７
０８５−０、以下では文献３７０ＸＡと呼ぶ）の第Ａ４
５頁には多重非同期ロックなしの付加および削除を実現
する例が示されている。これは表１と同一である。
法はスタック中に１つのアンカ点をセットし、とのアン
カ点を利用してすべてのエレメントを付加（ブツシュ）
および削除（ポツプ）するというものである。ＩＢＭ
Ｓｙｓｔｅｍ／３７０ ＥｘｔｅｎｄｅｄＡｒｃｈ
ｉｔｅｃｔｕｒｅ Ｐｒ１ｎｔｉｐｌｅｓ ｏｆ Ｏ
ｐｅｒａｔｉｏｎ（ＩＢＭ 出版物番号５Ａ２２−７
０８５−０、以下では文献３７０ＸＡと呼ぶ）の第Ａ４
５頁には多重非同期ロックなしの付加および削除を実現
する例が示されている。これは表１と同一である。
このリストは標準的なＳ／３７０プログラム・セグメン
トを含み、これは当業者に周知である。第１列は二−モ
ニツク・ラベルを列挙し、第２列はオペレーションない
しインストラクション・フィールドであり、第６列はオ
ペランド・フィールドを列挙し、第４列はコメント欄で
ある。これは当業者に周知の標準的なフォーマットであ
る。
トを含み、これは当業者に周知である。第１列は二−モ
ニツク・ラベルを列挙し、第２列はオペレーションない
しインストラクション・フィールドであり、第６列はオ
ペランド・フィールドを列挙し、第４列はコメント欄で
ある。これは当業者に周知の標準的なフォーマットであ
る。
１Ｌ二＋（（剃狡鮭上
フリー・リストへの付加ルーチン
初期状態：
ＧＲ２は付加されるエレメントのアドレスを含む。
ＧＲ４けヘッダのアドレスを含む。
１、ＡＤＤＱ ＬＭ Ｏｌｌ、０（４
）２、 ＴＲＹＡＧＮ ＳＴ ０１０（
２）ろ、
ＬＲ３、１４、ＢＣＴＲ３，０ ５、ＣＤＳ Ｏ１２，０（４） ６、 ＢＣ７ＴＲＹＡＧＮフリー
・リストからの削除ルーチン Ｚ ＤＥＬＥＴＥＱ ＬＭ ２．３．０（４）
８、ＴＲＹＡＧＮ ＬＴＲ２，２ ９、ＢＣ８、ＥＭＰＴＹ ｌ［］、 Ｌ Ｄ、０（２）
１１、 ＬＲ１，５１２゜
ＣＤＳ ２．０．０（４）１３、
ＢＣ７ＴＲＹＡＧＮ１４、ＵＳＥ
（任意のインストラクション）ＧＲＯｌＧＲｌをヘッ
ダの内容と等しくする。
）２、 ＴＲＹＡＧＮ ＳＴ ０１０（
２）ろ、
ＬＲ３、１４、ＢＣＴＲ３，０ ５、ＣＤＳ Ｏ１２，０（４） ６、 ＢＣ７ＴＲＹＡＧＮフリー
・リストからの削除ルーチン Ｚ ＤＥＬＥＴＥＱ ＬＭ ２．３．０（４）
８、ＴＲＹＡＧＮ ＬＴＲ２，２ ９、ＢＣ８、ＥＭＰＴＹ ｌ［］、 Ｌ Ｄ、０（２）
１１、 ＬＲ１，５１２゜
ＣＤＳ ２．０．０（４）１３、
ＢＣ７ＴＲＹＡＧＮ１４、ＵＳＥ
（任意のインストラクション）ＧＲＯｌＧＲｌをヘッ
ダの内容と等しくする。
新エレメントをリストのトップにポイントする。
カウントをＧＲ３に移動する。
カウントを減分する。
ヘッダを更新する。
ＧＲ２、ＧＲ３をヘッダの内容と等しくする。
リストは空か？
インスならヘルプとする。
／−なＩＩ）ＧＲＯを第１エレメントからのポインタと
等しくする。
等しくする。
カウントをＧＲＩに移動する。
ヘッダを更新する。
ヘッダを更新する。
第１の例は１０番目および１１番目のＤＥＬＥＴＥＱの
インストラクション間の割り込みに対する問題しか解消
しない。７番目および１０番目のインストラクションの
間の割シ込みに対する問題は解消しない。もしＤＥＬＥ
ＴＥＱが７番目および１０番目のインストラクションの
間で割り込みを受けると、リストの第１番目のエレメン
トが待行列から解除され自由になり、１０番目のインス
トラクションが無効アドレスのためにプログラム・チエ
ツクにぶつかる。
インストラクション間の割り込みに対する問題しか解消
しない。７番目および１０番目のインストラクションの
間の割シ込みに対する問題は解消しない。もしＤＥＬＥ
ＴＥＱが７番目および１０番目のインストラクションの
間で割り込みを受けると、リストの第１番目のエレメン
トが待行列から解除され自由になり、１０番目のインス
トラクションが無効アドレスのためにプログラム・チエ
ツクにぶつかる。
他の例としては米国特許第４３９４７２７号明細書およ
び米国特許第４３２０４５５号明細書およびＩ ＢＭ
Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｔ
ｌｅｔｉｎ、Ｖｏｌ、２４、ｐｐ２７１６〜２７２３．
１９８１年１１月がある。これらはロック・ピットやロ
ック・ワードを用いている。
び米国特許第４３２０４５５号明細書およびＩ ＢＭ
Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｔ
ｌｅｔｉｎ、Ｖｏｌ、２４、ｐｐ２７１６〜２７２３．
１９８１年１１月がある。これらはロック・ピットやロ
ック・ワードを用いている。
多重プロセッシングないし多重プログラム・コンピユー
テイング１システムにおいて所定の場合にロック機構を
用いないですませる１つの手法が、米国特許第３８８６
５２５号明細書に記載されている。
テイング１システムにおいて所定の場合にロック機構を
用いないですませる１つの手法が、米国特許第３８８６
５２５号明細書に記載されている。
米国特許第５８８６５２５号明細書の手法は［比較およ
びスワップＪ （Ｃｏｍｐａｒｅ ａｎｄ Ｓｗａｐ
）という新しいインストラクションを含んでいた。
びスワップＪ （Ｃｏｍｐａｒｅ ａｎｄ Ｓｗａｐ
）という新しいインストラクションを含んでいた。
このインストラクションを用いることにより、共有デー
タの各ユーザは共有データ記憶におけるアドレス可能位
置でその共有データをアクセスすること許され、プログ
ラム・インストラクション・シーケンスによってさらに
処理を行える。処理ののち、処理されたデータは共有デ
ータ記憶におけるアドレス位置に戻される。［比較およ
びスワップ」を用いると、インストラクションによりア
クセスされたアドレス位置のデータ内容が、処理前アド
レス位置からアクセスされたデータと比較される。この
比較の結果、共有データの処理の間に他のユーザが共有
データをアクセスして処理し、値の異なった共有データ
をアドレス記憶位置に戻したか否かを判別できる。Ｃ８
（比較およびスワップ）インストラクションに応じて、
アドレス位置の値が他のユーザによって修正されたこと
が判明すると、修正値はそのユーザによって保持され、
処理がその修正値について再起動させられる。ＣＳイン
ストラクションによってアクセスされたアドレス位置の
データ値が処理前にそのユーザによってアクセスされた
データの値と同じであれば、他のユーザが共有データに
アクセスし、修正シていることがないと判明する。した
がって処理データはアドレス位置に転送され、後続の処
理が許される（米国特許第３８８６５２５号明細書第２
欄８〜３９行）。
タの各ユーザは共有データ記憶におけるアドレス可能位
置でその共有データをアクセスすること許され、プログ
ラム・インストラクション・シーケンスによってさらに
処理を行える。処理ののち、処理されたデータは共有デ
ータ記憶におけるアドレス位置に戻される。［比較およ
びスワップ」を用いると、インストラクションによりア
クセスされたアドレス位置のデータ内容が、処理前アド
レス位置からアクセスされたデータと比較される。この
比較の結果、共有データの処理の間に他のユーザが共有
データをアクセスして処理し、値の異なった共有データ
をアドレス記憶位置に戻したか否かを判別できる。Ｃ８
（比較およびスワップ）インストラクションに応じて、
アドレス位置の値が他のユーザによって修正されたこと
が判明すると、修正値はそのユーザによって保持され、
処理がその修正値について再起動させられる。ＣＳイン
ストラクションによってアクセスされたアドレス位置の
データ値が処理前にそのユーザによってアクセスされた
データの値と同じであれば、他のユーザが共有データに
アクセスし、修正シていることがないと判明する。した
がって処理データはアドレス位置に転送され、後続の処
理が許される（米国特許第３８８６５２５号明細書第２
欄８〜３９行）。
ＣＯＭＰＡＲＥ ＡＮＤ ５ＷＡＰ（Ｃ８）インス
トラクションおよびその変形ＣＯＭＰＡＲＥＤＯＵＢＬ
Ｅ ＡＮＤ ５ＷＡＰ（ＣＤＳ）インストラクショ
ンは現在マルチ・プログラミングおよびマルチ・グロセ
ツシング環境で用いられカウンタ、フラグ、コントロー
ル・ワードおよび他の共通記憶領域のアクセスをシリア
ル化している。
トラクションおよびその変形ＣＯＭＰＡＲＥＤＯＵＢＬ
Ｅ ＡＮＤ ５ＷＡＰ（ＣＤＳ）インストラクショ
ンは現在マルチ・プログラミングおよびマルチ・グロセ
ツシング環境で用いられカウンタ、フラグ、コントロー
ル・ワードおよび他の共通記憶領域のアクセスをシリア
ル化している。
文献３７０ＸＡはＣ８およびＣＤＳインストラクション
の使用例を示している。多分最も留意すべき点は、機能
が割り込み用に実行可能とされるプログラムによって実
現され（マルチ・プログラミング）、またマルチ・プロ
セッシング構成で実行されるプロ・ダラムによって実現
されるという点である。換言すれば、インストラクショ
ンＣ８およびＣＤＳにより、プログラムが、実行可能時
に記憶位置の内容を修正できる。これはルーチンが、た
とえ同一のＣＰＵにはりついている他のプログラム（そ
の記憶位置を修正する）により割り込まれ得る場合も同
じである。また他のＣＰＵが同時に同じ記憶位置を更新
する可能性がある場合ですら同じである。
の使用例を示している。多分最も留意すべき点は、機能
が割り込み用に実行可能とされるプログラムによって実
現され（マルチ・プログラミング）、またマルチ・プロ
セッシング構成で実行されるプロ・ダラムによって実現
されるという点である。換言すれば、インストラクショ
ンＣ８およびＣＤＳにより、プログラムが、実行可能時
に記憶位置の内容を修正できる。これはルーチンが、た
とえ同一のＣＰＵにはりついている他のプログラム（そ
の記憶位置を修正する）により割り込まれ得る場合も同
じである。また他のＣＰＵが同時に同じ記憶位置を更新
する可能性がある場合ですら同じである。
ＣＳインストラクションは記憶位置の値をまずチエツク
し、こののち、この値がプログラムの予期したものと同
じである場合のみこの値を修正する。通常はこの値が先
にフェッチした値と同じである。記憶部内の値がプログ
ラムの予期したものと異なるならば、その位置では修正
が行われず、かわりにその位置の現行の値が汎用レジス
タに転送さ、れて、プログラムがループ・バックして再
試行できるようにされる。ＣＳインストラクションの実
行の間、他のＣＰＵはその特定の位置にアクセスできな
い。
し、こののち、この値がプログラムの予期したものと同
じである場合のみこの値を修正する。通常はこの値が先
にフェッチした値と同じである。記憶部内の値がプログ
ラムの予期したものと異なるならば、その位置では修正
が行われず、かわりにその位置の現行の値が汎用レジス
タに転送さ、れて、プログラムがループ・バックして再
試行できるようにされる。ＣＳインストラクションの実
行の間、他のＣＰＵはその特定の位置にアクセスできな
い。
ダブル・ワードより大きな共通記憶領域を更新すべきと
きには、特別のインターロックを行って、単一のプログ
ラムのみか一時に共通領域を更新するのを確実にする必
要がある。このような領域はシリアルに再利用可能なリ
ソース（シリアル・リューザル・リソース％ ５ＲＲ）
と呼ぶ。一般にリストの更新、またはリストの走査でさ
え、リストのロックなしに安全に行うことはできない。
きには、特別のインターロックを行って、単一のプログ
ラムのみか一時に共通領域を更新するのを確実にする必
要がある。このような領域はシリアルに再利用可能なリ
ソース（シリアル・リューザル・リソース％ ５ＲＲ）
と呼ぶ。一般にリストの更新、またはリストの走査でさ
え、リストのロックなしに安全に行うことはできない。
しかしながら、ＣＳインストラクションは所定の制限的
な場合において、ロック／アンロック機能を実現し、競
合を解消するに足る十分の待行列を提供する。ＬＩＯの
態様でもＦ’ＩＦ’Ｏの態様でもそうである。ロック／
アンロック機能は任意の複合構成のＳＲＨの更新用のイ
ンターロック機構として用いることができる。
な場合において、ロック／アンロック機能を実現し、競
合を解消するに足る十分の待行列を提供する。ＬＩＯの
態様でもＦ’ＩＦ’Ｏの態様でもそうである。ロック／
アンロック機能は任意の複合構成のＳＲＨの更新用のイ
ンターロック機構として用いることができる。
ロック／アンロック機能はＳＲＲに関連した「ヘッダ」
を用いる点に基礎を置く。ヘッダはＳＲＲの状態を決定
する共通開始点であり（フリーのときも使用中のときも
）、また競合時に要求を待ち行列処理するにも用いられ
る。競合はＷＡＩＴおよびＰＯ８Ｔを用いて解消される
、一般的プログラミング手法では、ＳＲＨのロックに遭
遇したプログラムが［壁にマークを付ける」必要があり
、これでそのプログラムがウェイトしているＥＣＵのア
ドレスを表示する。「アンロック嬢プログラム」はこの
マークを見てＥＣＢをポスト（ＰＯ８Ｔ）する。これに
よってウェイト・プログラムの継続が許容される。多く
の場合、個々のＳＲＲを用いるすべてのプログラムはＬ
ＦＦＯ待ち行列スキームまたはＦＩＦＯスキームを用い
なければならず、２つは定まっていない。より複雑な待
ち行列が必要なときには５文献３７０ＸＡにおいて、Ｓ
ＲＲ用の待ち行列を２つの方法のいずれかでゾロツクす
ることが提案されている。
を用いる点に基礎を置く。ヘッダはＳＲＲの状態を決定
する共通開始点であり（フリーのときも使用中のときも
）、また競合時に要求を待ち行列処理するにも用いられ
る。競合はＷＡＩＴおよびＰＯ８Ｔを用いて解消される
、一般的プログラミング手法では、ＳＲＨのロックに遭
遇したプログラムが［壁にマークを付ける」必要があり
、これでそのプログラムがウェイトしているＥＣＵのア
ドレスを表示する。「アンロック嬢プログラム」はこの
マークを見てＥＣＢをポスト（ＰＯ８Ｔ）する。これに
よってウェイト・プログラムの継続が許容される。多く
の場合、個々のＳＲＲを用いるすべてのプログラムはＬ
ＦＦＯ待ち行列スキームまたはＦＩＦＯスキームを用い
なければならず、２つは定まっていない。より複雑な待
ち行列が必要なときには５文献３７０ＸＡにおいて、Ｓ
ＲＲ用の待ち行列を２つの方法のいずれかでゾロツクす
ることが提案されている。
指摘したように、Ｃ８およびＣＤＳインストラクション
は極めてうまく用いられてきた。これらインストラクシ
ョンによってユーザは共有データへのアクセスないし、
後続の処理のためのヘッダを得ることができる。他のユ
ーザがデータをアクセスしているときにアドレス位置へ
のアクセスを禁止する要請はＣＳインストラクションに
よって解消された。しかしながらＣ８およびＣＤＳイン
ストラクションは単一ワードないしダブル・ワードにし
か適用できない。
は極めてうまく用いられてきた。これらインストラクシ
ョンによってユーザは共有データへのアクセスないし、
後続の処理のためのヘッダを得ることができる。他のユ
ーザがデータをアクセスしているときにアドレス位置へ
のアクセスを禁止する要請はＣＳインストラクションに
よって解消された。しかしながらＣ８およびＣＤＳイン
ストラクションは単一ワードないしダブル・ワードにし
か適用できない。
これに対し、後述するとおり、この発明のＣＯＭＰＡＲ
Ｅ ＡＮＤ ５ＷＡＰ ＤＩＳＪＯＩＮＴ（Ｃ８
Ｄ）インストラクションおよびＣＯＭＰＡＲＥ ＡＮ
Ｄ ＬＯＡＤ（ＣＡＬ）インストラクションによれば
２つの隣接していないワード（または拡張板ではダブル
・ワード）を参照することができる。
Ｅ ＡＮＤ ５ＷＡＰ ＤＩＳＪＯＩＮＴ（Ｃ８
Ｄ）インストラクションおよびＣＯＭＰＡＲＥ ＡＮ
Ｄ ＬＯＡＤ（ＣＡＬ）インストラクションによれば
２つの隣接していないワード（または拡張板ではダブル
・ワード）を参照することができる。
Ｃ９発明が解決しようとする課題
この発明の目的は、マルチ・プロセッシング・ユニット
ないしユーザがリストにアンロック状態で非同期にアク
セスできるようにすることである。
ないしユーザがリストにアンロック状態で非同期にアク
セスできるようにすることである。
またこの発明の他の目的はリストの一貫性を維持しなが
ら上述の動作を保障することである。
ら上述の動作を保障することである。
またこの発明の他の目的はそのようなリストの維持を効
率良く行えるようにすることである。
率良く行えるようにすることである。
またこの発明のさらに他の目的は上述の目的を実現でき
るコンピュータ・インストラクションを提供することで
ある。
るコンピュータ・インストラクションを提供することで
ある。
０８課題を解決するだめの手段
この発明では以上の目的を達成するために、新たなコン
ピュータ・インストラクションすなわち「ＣＯＭＰＡＲ
Ｅ ＡＮＤ ５ＷＡＰ ＤＩＳＪＯＩＮＴＪおよ
び［ｃＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤＪを生成す
る新しい手順を採用する。このようなメモリ・アクセス
・シリアル化インストラクションを用いることにより、
任意の個数の付加および削除がこれらリストを無制約に
非同期に操作を行える。またこの発明では多重プロセッ
サが、リストの一貫性を維持したままでＦＩＦＯまたは
ＬＩＦＯ型の時系列リストのエレメントの付加や削除を
行える。用語「Ｄ Ｉ Ｓ ＪＯＩ ＮＴＪ（解体）は
処理されている２つのワードが記憶領域で隣シ合ってい
ないことを意味する。１−Ｉ）ｆｓＪＯＩＮＴ」の同義
語は［ＤＩＳＣＯＮＴＩＧＵＯＵＳＪである。
ピュータ・インストラクションすなわち「ＣＯＭＰＡＲ
Ｅ ＡＮＤ ５ＷＡＰ ＤＩＳＪＯＩＮＴＪおよ
び［ｃＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤＪを生成す
る新しい手順を採用する。このようなメモリ・アクセス
・シリアル化インストラクションを用いることにより、
任意の個数の付加および削除がこれらリストを無制約に
非同期に操作を行える。またこの発明では多重プロセッ
サが、リストの一貫性を維持したままでＦＩＦＯまたは
ＬＩＦＯ型の時系列リストのエレメントの付加や削除を
行える。用語「Ｄ Ｉ Ｓ ＪＯＩ ＮＴＪ（解体）は
処理されている２つのワードが記憶領域で隣シ合ってい
ないことを意味する。１−Ｉ）ｆｓＪＯＩＮＴ」の同義
語は［ＤＩＳＣＯＮＴＩＧＵＯＵＳＪである。
新たなＣＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤ（ＣＡＬ
）インストラクションは第２レジスタのデータをアドレ
ス位置と比較し、比較結果が一致であれば第２位置から
の値を第２レジスタにフェッチする。このインストラク
ションの利点は、１の位置の内容が変わっていないこと
に応じて他の位置の値をフェッチできるという点である
。
）インストラクションは第２レジスタのデータをアドレ
ス位置と比較し、比較結果が一致であれば第２位置から
の値を第２レジスタにフェッチする。このインストラク
ションの利点は、１の位置の内容が変わっていないこと
に応じて他の位置の値をフェッチできるという点である
。
新たなＣＯＭＰＡＲＥ ＡＮＤ ５ＷＡＰ ＤＩ
ＳＪＯＩＮＴ（ＣＳＤ）によれば、ＣＯＭＰＡＲＥ
ＡＮＤ ５ＷＡＰ（Ｃ８）インストラクションやＣＯ
ＭＰＡＲＢ ＤＯＩＪＢＬＥ ＡＮＤＳＷＡＰ（Ｃ
ＤＳ）インストラクションと違って、プログラムが２つ
の隣り合っていないワードやダブル・ワードを参照でき
る。すなわち２つの隣接していない記憶位置を同時に更
新させることができる。多くの実際的な場合では２つの
隣接しないエンティティを扱う必要があるので、これは
実益がある。
ＳＪＯＩＮＴ（ＣＳＤ）によれば、ＣＯＭＰＡＲＥ
ＡＮＤ ５ＷＡＰ（Ｃ８）インストラクションやＣＯ
ＭＰＡＲＢ ＤＯＩＪＢＬＥ ＡＮＤＳＷＡＰ（Ｃ
ＤＳ）インストラクションと違って、プログラムが２つ
の隣り合っていないワードやダブル・ワードを参照でき
る。すなわち２つの隣接していない記憶位置を同時に更
新させることができる。多くの実際的な場合では２つの
隣接しないエンティティを扱う必要があるので、これは
実益がある。
Ｅ、実施例
まず２つの新しいインストラクションＣＯＭＰＡＲＥ
ＡＮＤ ＬＯＡＤ％ＣＯＭＰＡＲＥ ＡＮＤ
５ＷＡＰ ＤＩＳＪＯＩＮＴおよびその操作について
説明する。インストラクションは文献３７０ＸＡのフォ
ーマットを用いて記載するが、その方法はより多くのア
プリケーションを有する。
ＡＮＤ ＬＯＡＤ％ＣＯＭＰＡＲＥ ＡＮＤ
５ＷＡＰ ＤＩＳＪＯＩＮＴおよびその操作について
説明する。インストラクションは文献３７０ＸＡのフォ
ーマットを用いて記載するが、その方法はより多くのア
プリケーションを有する。
ＣＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤ（ＣＡＬ）Ｒ１
、Ｄ２（Ｂ２）、Ｒ３、Ｄ４（Ｂ４）０ ８
１２ １Ｓ ２０ ３２ ３６４７先の説明
は第１図およびＣＡＬフォーマントとの関連で示される
。
、Ｄ２（Ｂ２）、Ｒ３、Ｄ４（Ｂ４）０ ８
１２ １Ｓ ２０ ３２ ３６４７先の説明
は第１図およびＣＡＬフォーマントとの関連で示される
。
ＣＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤインストラクシ
ョンによって特定されるアドレス可能データはつぎのと
おりである。
ョンによって特定されるアドレス可能データはつぎのと
おりである。
２値ビット０−７のオペレーション・コードはデコード
されてＣＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤインスト
ラクションであることを示す。４つの異なるオペランド
はインストラクションの残りの部分のアドレス情報によ
り特定される。５つの２値ピノ）８−１ｊ（Ｒ１によっ
て表示）はオペランド１を含む汎用レジスタを特定する
。２値ビット１２−１５（Ｒ３によって表示）は処理さ
れたデータまたはオペランド３を含む汎用レジスタを特
定する。２値ピツ）１６−１９（Ｂ２によって表示）は
、所定のベース・アドレス情報を含む汎用レジスタを特
定する。インストラクションのピッ）２０−２１（Ｂ２
によって表示）をこのベース・アドレス情報に付加して
共有記憶のアドレス位置を特定する。２値ビット３２−
３５（Ｂ４によって表示）も所定のベース・アドレス情
報を含む汎用レジスタを特定する。ビット３６−４７（
Ｂ４によって表示）をこのベース・アドレス情報に付加
して共有記憶のアドレス位置を特定する。
されてＣＯＭＰＡＲＥ ＡＮＤ ＬＯＡＤインスト
ラクションであることを示す。４つの異なるオペランド
はインストラクションの残りの部分のアドレス情報によ
り特定される。５つの２値ピノ）８−１ｊ（Ｒ１によっ
て表示）はオペランド１を含む汎用レジスタを特定する
。２値ビット１２−１５（Ｒ３によって表示）は処理さ
れたデータまたはオペランド３を含む汎用レジスタを特
定する。２値ピツ）１６−１９（Ｂ２によって表示）は
、所定のベース・アドレス情報を含む汎用レジスタを特
定する。インストラクションのピッ）２０−２１（Ｂ２
によって表示）をこのベース・アドレス情報に付加して
共有記憶のアドレス位置を特定する。２値ビット３２−
３５（Ｂ４によって表示）も所定のベース・アドレス情
報を含む汎用レジスタを特定する。ビット３６−４７（
Ｂ４によって表示）をこのベース・アドレス情報に付加
して共有記憶のアドレス位置を特定する。
第１図のブロック３０において、ＣＯＭＰＡＲＥＶＡＬ
ＵＥはオペランド１（Ｒ１）、ＣＯＭＰＡＲＥ ＬＯＣ
ＡＴＩＯＮはオペランド２（Ｂ２（Ｂ２））、ＦＥＴＣ
ＨＶＡＬＵＥはオペランド３ （Ｒ３）そしてＦＥＴＣ
ＨＬＯＣＡＴＩＯＮはオペランド４（Ｂ４（Ｂ４））で
ある。待ち行列操作と関連して検討するように、２つの
不連続ないし非隣接のエレメントはたとえばリストのヘ
ッドおよびリスト中の他のエレメントである。
ＵＥはオペランド１（Ｒ１）、ＣＯＭＰＡＲＥ ＬＯＣ
ＡＴＩＯＮはオペランド２（Ｂ２（Ｂ２））、ＦＥＴＣ
ＨＶＡＬＵＥはオペランド３ （Ｒ３）そしてＦＥＴＣ
ＨＬＯＣＡＴＩＯＮはオペランド４（Ｂ４（Ｂ４））で
ある。待ち行列操作と関連して検討するように、２つの
不連続ないし非隣接のエレメントはたとえばリストのヘ
ッドおよびリスト中の他のエレメントである。
記憶領域の第２オペランド位置のフル・ワードＤ２（Ｂ
２）は第１図のブロック３２に示すようにＲ１の第１オ
ペランドと比較される。両者が等しければ、プログラム
が第３オペランドすなわち記憶領域中の第４オペランド
Ｄ４（Ｂ４）によって定められる位置のフル・ワードを
レジスタ中へとフェッチする。これはブロック３４に示
すようにベース／ディスプレースメントとして行う。ブ
ロック４０に示すように条件コードＣＣはゼロに設定さ
れる。
２）は第１図のブロック３２に示すようにＲ１の第１オ
ペランドと比較される。両者が等しければ、プログラム
が第３オペランドすなわち記憶領域中の第４オペランド
Ｄ４（Ｂ４）によって定められる位置のフル・ワードを
レジスタ中へとフェッチする。これはブロック３４に示
すようにベース／ディスプレースメントとして行う。ブ
ロック４０に示すように条件コードＣＣはゼロに設定さ
れる。
判別ブロック６２では、第２オペランド位置のフル・ワ
ードが第１オペランドと等しくなければ。
ードが第１オペランドと等しくなければ。
第１オペランドは第２オペランドと等しくされ、第３オ
ペランドは不変とする。ブロック５乙に示すとおりであ
る。第４オペランドは使用されず、条件コード（ＣＣ）
は１に設定される。ブロック３８に示すとおりである。
ペランドは不変とする。ブロック５乙に示すとおりであ
る。第４オペランドは使用されず、条件コード（ＣＣ）
は１に設定される。ブロック３８に示すとおりである。
Ｒ１およびＲ３は各々任意の一般レジスタ手段を表わす
。第２および第４オペランドはワード境界で指定された
記憶領域中のフル・ワードである。
。第２および第４オペランドはワード境界で指定された
記憶領域中のフル・ワードである。
第２オペランドが第１オペランドに等しくないなら、ア
クセス例外処理は第４オペランドに対しては認識されな
い（換言すれば第４オペランドに対して参照がなされな
い）。
クセス例外処理は第４オペランドに対しては認識されな
い（換言すれば第４オペランドに対して参照がなされな
い）。
記憶領域の第２オペランドＤ２（Ｂ２）がＲ１中の第１
オペランドと等しいとき、他のＣＵＰは第２オペランド
がフェッチされてから第４オペランドがフェッチされる
までの間第２オペランドにアクセスすることができない
。この種のステップを通常記憶アクセス・シリアル化と
呼ぶ。
オペランドと等しいとき、他のＣＵＰは第２オペランド
がフェッチされてから第４オペランドがフェッチされる
までの間第２オペランドにアクセスすることができない
。この種のステップを通常記憶アクセス・シリアル化と
呼ぶ。
各オペランドに関するシリアル化はステップ６２におい
て、値が当該位置からフェッチされる前および処理が完
了したのちに実行される。ＣＰＵの操作は当該ＣＰＵの
先行する記憶アクセスが終了しくチャネルや他のＣＰＵ
が監視する）、さらに第２オペランドがフェッチされる
まで遅延される。第１オペランドと第２オペランドとの
比較結果が等しいというものであれば、第４オペランド
（Ｂ４）８４がフェッチされる。当該ＣＰＵは後続のイ
ンストラクションやそのオペランドを、ＣＡＬインスト
ラクションの実行が完了するまでアクセスしない。
て、値が当該位置からフェッチされる前および処理が完
了したのちに実行される。ＣＰＵの操作は当該ＣＰＵの
先行する記憶アクセスが終了しくチャネルや他のＣＰＵ
が監視する）、さらに第２オペランドがフェッチされる
まで遅延される。第１オペランドと第２オペランドとの
比較結果が等しいというものであれば、第４オペランド
（Ｂ４）８４がフェッチされる。当該ＣＰＵは後続のイ
ンストラクションやそのオペランドを、ＣＡＬインスト
ラクションの実行が完了するまでアクセスしない。
条件コード（ＣＣ）結果：
０ ＝ 第１および第２オペランドが等しく、第６オペ
ランドを第４オペランドで交換した。
ランドを第４オペランドで交換した。
１ ：第１および第２オペランドが等しくない。
第１オペランドを第２オペランドで交換した。第３およ
び第４オペランドは不変。
び第４オペランドは不変。
２ ： １・
３ ： １ 舎
プログラム例外処理
アクセス（オペランド２および４をフェッチして記憶）
オペレーション
ＣＯＭＰＡＲＥ ＡＮＤ ５ＷＡＰ ＤＩＳＪＯ
ＩＮＴ（Ｃ８Ｄ）ＣＳＯＲ１、Ｂ２（Ｂ２）、Ｒ３、Ｂ
４（Ｂ４）第２図において、Ｃ８Ｄ処理は全般的にブロ
ック５０で開始され、第１および第２オペランドを比較
し、つぎに所定の条件下で第３および第４オペランドを
比較する。第１オペランドＲ１および記憶領域の第２オ
ペランドＤ２（Ｂ２）は判別ブロック５２において比較
される。これらが等しければＲ３中の第３オペランドお
よび記憶領域の第４オペランドＤ４（Ｂ４）が判別ブロ
ック５８において比較される。さらにこれらが等しけれ
ば、Ｒ１＋１オペランド（Ｒｅｐｌａｃｅ Ｖａｌｕ
ｅ １）が第２オペランド位置（Ｌｏｃａｔｉｏｎ
１）にストアされ、Ｒ３＋１オペランド（Ｒａｐｌａ
ｃｅ Ｖａｌｕｅ２）が第４オペランド位置にストアさ
れる。これはブロック６４に示すとおりである。条件コ
ードＣＣはブロック６６に示すようにゼロに設定される
。
ＩＮＴ（Ｃ８Ｄ）ＣＳＯＲ１、Ｂ２（Ｂ２）、Ｒ３、Ｂ
４（Ｂ４）第２図において、Ｃ８Ｄ処理は全般的にブロ
ック５０で開始され、第１および第２オペランドを比較
し、つぎに所定の条件下で第３および第４オペランドを
比較する。第１オペランドＲ１および記憶領域の第２オ
ペランドＤ２（Ｂ２）は判別ブロック５２において比較
される。これらが等しければＲ３中の第３オペランドお
よび記憶領域の第４オペランドＤ４（Ｂ４）が判別ブロ
ック５８において比較される。さらにこれらが等しけれ
ば、Ｒ１＋１オペランド（Ｒｅｐｌａｃｅ Ｖａｌｕ
ｅ １）が第２オペランド位置（Ｌｏｃａｔｉｏｎ
１）にストアされ、Ｒ３＋１オペランド（Ｒａｐｌａ
ｃｅ Ｖａｌｕｅ２）が第４オペランド位置にストアさ
れる。これはブロック６４に示すとおりである。条件コ
ードＣＣはブロック６６に示すようにゼロに設定される
。
第１オペランドＲ１および第２オペランドＤ２（Ｂ２）
が等しくなければ、ブロック５４において第２オペラン
ドを第１オペランドに転送する。
が等しくなければ、ブロック５４において第２オペラン
ドを第１オペランドに転送する。
第１および第２オペランドが等しく、かつ第６および第
４オペランドが等しくなければ（ブロック５８）、ブロ
ック６０に示すように第４オペランドが等６オベランド
に転送される。条件コードＣＣはブロック６２に示すよ
うに２に設定される。
４オペランドが等しくなければ（ブロック５８）、ブロ
ック６０に示すように第４オペランドが等６オベランド
に転送される。条件コードＣＣはブロック６２に示すよ
うに２に設定される。
Ｒ１およびＲ３は各々一般レジスタの奇偶ベアを表わし
、偶数番のレジスタを指示する。Ｒ１＋１およびＲ３＋
１はベアの奇数番のレジスタを表わす。第２オペランド
Ｄ２ （Ｂ ２ ）および第４オペランドＤ４（Ｂ４）
は記憶領域のワードである。
、偶数番のレジスタを指示する。Ｒ１＋１およびＲ３＋
１はベアの奇数番のレジスタを表わす。第２オペランド
Ｄ２ （Ｂ ２ ）および第４オペランドＤ４（Ｂ４）
は記憶領域のワードである。
第１および第２オペランドが等しくないという比較結果
の場合、第２オペランドは不変であり、第４オペランド
はアクセスされない。第３および第４オペランドが等し
くないという比較結果の場合、第２および第４オペラン
ドは不変である。第１および第２オペランドが等しくな
いなら、第４オペランドに対するアクセス例外処理は認
識されない。
の場合、第２オペランドは不変であり、第４オペランド
はアクセスされない。第３および第４オペランドが等し
くないという比較結果の場合、第２および第４オペラン
ドは不変である。第１および第２オペランドが等しくな
いなら、第４オペランドに対するアクセス例外処理は認
識されない。
ブロック５２および５８での双方の比較結果が等しいこ
とを示すときには、他のＣＰＵが第２オペランド位置ま
たは第４オペランド位置にアクセスするが、対応するオ
ペランドが比較用にフェッチされてから、記憶されるま
での間、許されない。
とを示すときには、他のＣＰＵが第２オペランド位置ま
たは第４オペランド位置にアクセスするが、対応するオ
ペランドが比較用にフェッチされてから、記憶されるま
での間、許されない。
各オペランド位置に関するシリアル化は各オペランドが
ブロック５２および５８でフェッチされるまえに実行さ
れ、またブロック６８で処理が終了したのち再び実行さ
れる。ＣＰＨの記憶領域への先行するアクセスがすべて
完了しくチャネルや他のＣＰＵが監視する）、第２オペ
ランドがフェッチされるまで（ブロック５２）、ＣＵＰ
操作が遅延される。第１および第２オペランドが等しけ
れば、第４オペランドがフェッチされる（ブロック５８
）。ＣＤＳインストラクションの実行が完了するまでＣ
ＰＵは後続のインストラクションやそのオペランドをア
クセスしない。結果としての値があったとしてもそれを
供給するのも同じである（これはチャネルや他のＣＰＵ
に監視される。
ブロック５２および５８でフェッチされるまえに実行さ
れ、またブロック６８で処理が終了したのち再び実行さ
れる。ＣＰＨの記憶領域への先行するアクセスがすべて
完了しくチャネルや他のＣＰＵが監視する）、第２オペ
ランドがフェッチされるまで（ブロック５２）、ＣＵＰ
操作が遅延される。第１および第２オペランドが等しけ
れば、第４オペランドがフェッチされる（ブロック５８
）。ＣＤＳインストラクションの実行が完了するまでＣ
ＰＵは後続のインストラクションやそのオペランドをア
クセスしない。結果としての値があったとしてもそれを
供給するのも同じである（これはチャネルや他のＣＰＵ
に監視される。
第２および第４オペランドはワード境界に指示されてい
る。Ｒ１およびＲ３フィールドは偶数レジスタを指示す
る。そうでなければ指定例外を認識する。
る。Ｒ１およびＲ３フィールドは偶数レジスタを指示す
る。そうでなければ指定例外を認識する。
ＣＣａ果：
０ ： 第１および第２オペランドが等しく、かつ第３
および第４オペランドが等しい。第２および第４オペラ
ンドが置き換えられている。
および第４オペランドが等しい。第２および第４オペラ
ンドが置き換えられている。
１ ： 第１および第２オペランドは等しくない。
第１オペランドは第２オペランドで置き換えられている
。第３および第４オペランドは不変。
。第３および第４オペランドは不変。
２ ： 第１および第２オペランドは等しいが、第３お
よび第４オペランドは等しくない。第３オペランドは第
４オペランドで置き換えられている。第１および第２オ
ペランドは不変。
よび第４オペランドは等しくない。第３オペランドは第
４オペランドで置き換えられている。第１および第２オ
ペランドは不変。
３ ： ・ ・ ・
プログラム例外処理
アクセス（オペランド２および４をフェッチして配憶）
指定（５ｐｅｃｉｆｉｃａｔｉｏｎ）
オペレーション
さてつぎに以上のインストラクションを用いてどのよう
に時系列リストないし待ち行列を操作するかについて説
明する。待ち行列はヘッド・ポインタおよびテイル・ポ
インタを有するものとして定義される、エレメントは待
ち行列のテイルに付加され、ヘッドから取シ出される。
に時系列リストないし待ち行列を操作するかについて説
明する。待ち行列はヘッド・ポインタおよびテイル・ポ
インタを有するものとして定義される、エレメントは待
ち行列のテイルに付加され、ヘッドから取シ出される。
第５図は二重ヘッド待ち行列からエレメントを取り出す
場合を示す。既述のとおり、待ち行列はＱ Ｔ（ＦＡ
ＤおよびＱ ＴＡＩＬを有する。ここでＱ ＨＥＡ
Ｄは待ち行列中の最も新しい要素をポイントし、ＱＴＡ
ＩＬは待ち行列中の最も古い要素をポイントする。実線
は操作前のリストを示す。図示の待チ行列でエレメント
がＡ、Ｂ％Ｃの順で付加され、Ａが削除されるとすると
、ＱＨＥＡＤポインタは破線で示すようにニレメン）Ｂ
をポイントしなければならない。
場合を示す。既述のとおり、待ち行列はＱ Ｔ（ＦＡ
ＤおよびＱ ＴＡＩＬを有する。ここでＱ ＨＥＡ
Ｄは待ち行列中の最も新しい要素をポイントし、ＱＴＡ
ＩＬは待ち行列中の最も古い要素をポイントする。実線
は操作前のリストを示す。図示の待チ行列でエレメント
がＡ、Ｂ％Ｃの順で付加され、Ａが削除されるとすると
、ＱＨＥＡＤポインタは破線で示すようにニレメン）Ｂ
をポイントしなければならない。
この発明の方法は第４Ａ図および第４Ｂ図ならびに表Ｈ
のインストラクションの一部で示され、これは待ち行列
解除に関する。
のインストラクションの一部で示され、これは待ち行列
解除に関する。
待ち行列はヘッドおよびティル・ボイ／りを有するもの
として定義されている。エレメントは待ち行列のテイル
に付加され、ヘッドから取り出される。
として定義されている。エレメントは待ち行列のテイル
に付加され、ヘッドから取り出される。
この発明によれば、何ら修正を加えることなく、Ｑ
ＨＥＡＤのポインタの置き換えおよびニレメン）Ａの次
のポインタの置き換えが可能になる。
ＨＥＡＤのポインタの置き換えおよびニレメン）Ａの次
のポインタの置き換えが可能になる。
この結果、リストの操作の間にリストの一貫性が保持さ
れる。
れる。
リスト操作
つぎに、多重プロセスがエレメントを同時に待ち行列解
除および待ち行列挿入でき、しかもイベント制御ブロッ
ク（ＥＣＢ）でロックしたり待ち状態をとったシする必
要がなく、゛さらに待ち行列が改ざんされないことを保
障することについて説明しよう。これはＣＡＬおよびＣ
８Ｄインストラクシヨンをプログラムに挿入することに
よって達成される。
除および待ち行列挿入でき、しかもイベント制御ブロッ
ク（ＥＣＢ）でロックしたり待ち状態をとったシする必
要がなく、゛さらに待ち行列が改ざんされないことを保
障することについて説明しよう。これはＣＡＬおよびＣ
８Ｄインストラクシヨンをプログラムに挿入することに
よって達成される。
待ち行列はヘッドおよびティル・ポインタを有するもの
として定義される。エレメントは待ち行列のテイルに付
加され、ヘッドから取り出される。
として定義される。エレメントは待ち行列のテイルに付
加され、ヘッドから取り出される。
機能的に定義は第６図および第４図の二重ヘッド待ち行
列と同じである。以下のインストラクションの説明につ
いては文献３７０ＸＡを参照されたい。列の説明はすで
に表１について行った。
列と同じである。以下のインストラクションの説明につ
いては文献３７０ＸＡを参照されたい。列の説明はすで
に表１について行った。
表
以下の宣言を仮定する
ＱＵＥＶＥ ＤＳ
ＱＨＥＡＤ ＤＣ
ＱＴＡ Ｉ Ｌ ＤＣ
＊
ＥＬＥＭＥＮＴ
ＮＥＸＴ ＤＳ
ＥＬＥＭＥＮＴＬ ＥＱＵ
＊
ＮＥＷＥＬＦ：Ｍ ＤＳ
５ＥＣＴ
Ｆ
Ａ（０）
Ａ（０）
＊−ＥＬＥＭＥＮＴ
ＣＬ（ＥＬＥＭＥＮＴＬ）
待チ行列のヘッドへのポインタ
待ち行列のテイルへのポインタ
待ち行列エレメント
待ち行列のつぎのエレメントへのポインタ待ち行列に挿
入する新エレメント 表 ２ （続） １゜ ２゜ ＱＵＥＵＥからのエレメントの解除（第４図参照）ＤＥ
ＱＵＥＵＥ Ｌ Ｒ２，ＱＨＥＡＤＤＥＱ
Ｉ ＬＴＲＲ２，Ｒ２ ＢＺ ＤＥＱＥＸｒＴ Ｚ １８、 ＤＥＱＥＸＩＴ Ｃ ＴＲ ＮＺ ＬＲ ＬＲ ＤＳ Ｃ ＬＲ・ ＬＲ Ｃ Ｃ ＤＳ ４、ＤＥＱＩ Ｒ４，Ｒ４ ＥＱ５ Ｒ５，Ｒ４ Ｒ３，Ｒ２ Ｒ２，Ｒ４，ＱＵＥＵＥ ４、ＤＥＱｌ ＤＥＱＥＸＩＴ Ｆｔ５． Ｒ４ Ｒ５，Ｒ５ ４、ＤＥＱｌ ２、ＤＥＱ２ Ｈ ヘッドへのポインタを得る 何かあるか？（転送かつテスト） ノー、そのまま ＱＨＥＡＤを次のエレメントにセット ＱＨＥＡＤ変化で、再試行 最初のエレメントが唯一のエレメントカマノー、Ｃ８Ｄ
で待ち行列解除 イエス、Ｒ５＝１４二〇 テイルはヘッド・ポインタと等しくなければならない待
ち行列ポインタをゼロに置き換える 失敗したら、再試行 成功したら、それを表示して終了 ＮＥＸＴフィールドを用いてＱＨＥＡＤを置き換えるＮ
ＥＸＴフィールドをゼロに置き換えるインクを更新する Ｒ２＝ＮＥＸＴ、再試行 Ｒ４＝ＮＥＸＴ 再試行 待ち行列解除なら、Ｒ２＝ＥＬＥＭＥＮＴそうでないな
らＲ２−０表 ２ （続） ＱＵＥＵＦ：へのニレメン ＥＮＱＵＥ ＬＡ ＥＮＱ Ｉ ＬＭ ＴＲ ＮＺ ＬＲ ＤＳ Ｃ ＥＮＱ２ ＬＲ ＬＲ ＬＲ トの挿入（第６図参照） Ｒ５，ＮＥＷＥＬＥＭ Ｒ２，Ｒ５，ＱＵＥＵＥ Ｒ２、Ｒ２ ＥＮＱ ２ Ｒ４％Ｒ５ Ｒ２，Ｒ４、ＱＵＥＵＥ ４、ＥＮＱＩ ＥＮＱ ＥＸ Ｉ Ｔ Ｒ２，Ｒ３ Ｒ３，Ｒ５ Ｒ４，Ｒ４ １３゜ ＮＺ ＥＮＱ １ １４ ＥＮＱＥＸＩＴ ＤＳＨ 新エレメントのアドレス金得る ＱＨＥＡＤおよびＱＴＡＩＬポインタ全得るＱＵＥＵＥ
に何かあるか イエス、通常の待ち行列挿入 ノー、ＱＨＥＡＤおよびＱＴＡＩＬは新ニレメン）ｆポ
イントすべきポインタを更新 失敗したら、再試行 成功したら、終了 ＱＵＥＵＥのテイルのポインタ 新エレメントのポインタ 現行テイルのエレメントがゼロの次ポインタヲ有するポ
インタを更新 失敗したら再試行 第４Ａ図において、プログラムＤＥＱＵＥＵＥは二重ヘ
ッドＦ’ＩＦＯリストからこの発明にしたがってエレメ
ントを除去する。プログラムの第１のステップはブロッ
ク２３１に示すように、転送すべきものがあれば自動的
にエレメントをＱＨＥＡＤおよびＱ ＴＡＩＬに転送
することである。
入する新エレメント 表 ２ （続） １゜ ２゜ ＱＵＥＵＥからのエレメントの解除（第４図参照）ＤＥ
ＱＵＥＵＥ Ｌ Ｒ２，ＱＨＥＡＤＤＥＱ
Ｉ ＬＴＲＲ２，Ｒ２ ＢＺ ＤＥＱＥＸｒＴ Ｚ １８、 ＤＥＱＥＸＩＴ Ｃ ＴＲ ＮＺ ＬＲ ＬＲ ＤＳ Ｃ ＬＲ・ ＬＲ Ｃ Ｃ ＤＳ ４、ＤＥＱＩ Ｒ４，Ｒ４ ＥＱ５ Ｒ５，Ｒ４ Ｒ３，Ｒ２ Ｒ２，Ｒ４，ＱＵＥＵＥ ４、ＤＥＱｌ ＤＥＱＥＸＩＴ Ｆｔ５． Ｒ４ Ｒ５，Ｒ５ ４、ＤＥＱｌ ２、ＤＥＱ２ Ｈ ヘッドへのポインタを得る 何かあるか？（転送かつテスト） ノー、そのまま ＱＨＥＡＤを次のエレメントにセット ＱＨＥＡＤ変化で、再試行 最初のエレメントが唯一のエレメントカマノー、Ｃ８Ｄ
で待ち行列解除 イエス、Ｒ５＝１４二〇 テイルはヘッド・ポインタと等しくなければならない待
ち行列ポインタをゼロに置き換える 失敗したら、再試行 成功したら、それを表示して終了 ＮＥＸＴフィールドを用いてＱＨＥＡＤを置き換えるＮ
ＥＸＴフィールドをゼロに置き換えるインクを更新する Ｒ２＝ＮＥＸＴ、再試行 Ｒ４＝ＮＥＸＴ 再試行 待ち行列解除なら、Ｒ２＝ＥＬＥＭＥＮＴそうでないな
らＲ２−０表 ２ （続） ＱＵＥＵＦ：へのニレメン ＥＮＱＵＥ ＬＡ ＥＮＱ Ｉ ＬＭ ＴＲ ＮＺ ＬＲ ＤＳ Ｃ ＥＮＱ２ ＬＲ ＬＲ ＬＲ トの挿入（第６図参照） Ｒ５，ＮＥＷＥＬＥＭ Ｒ２，Ｒ５，ＱＵＥＵＥ Ｒ２、Ｒ２ ＥＮＱ ２ Ｒ４％Ｒ５ Ｒ２，Ｒ４、ＱＵＥＵＥ ４、ＥＮＱＩ ＥＮＱ ＥＸ Ｉ Ｔ Ｒ２，Ｒ３ Ｒ３，Ｒ５ Ｒ４，Ｒ４ １３゜ ＮＺ ＥＮＱ １ １４ ＥＮＱＥＸＩＴ ＤＳＨ 新エレメントのアドレス金得る ＱＨＥＡＤおよびＱＴＡＩＬポインタ全得るＱＵＥＵＥ
に何かあるか イエス、通常の待ち行列挿入 ノー、ＱＨＥＡＤおよびＱＴＡＩＬは新ニレメン）ｆポ
イントすべきポインタを更新 失敗したら、再試行 成功したら、終了 ＱＵＥＵＥのテイルのポインタ 新エレメントのポインタ 現行テイルのエレメントがゼロの次ポインタヲ有するポ
インタを更新 失敗したら再試行 第４Ａ図において、プログラムＤＥＱＵＥＵＥは二重ヘ
ッドＦ’ＩＦＯリストからこの発明にしたがってエレメ
ントを除去する。プログラムの第１のステップはブロッ
ク２３１に示すように、転送すべきものがあれば自動的
にエレメントをＱＨＥＡＤおよびＱ ＴＡＩＬに転送
することである。
プログラムはブロック２３２に進んで待ち行列が空かど
うかを判別する。答えがイエスであればブロック２３３
に示すようにＤＥＱＵＥＵＥプログラムを終了する。答
えがノーであれば、ＣｏＭＰＡＲＥ ＡＮＤ ＬＯ
ＡＤルーチンをブロック２３４で用いて最も い作業エ
レメントからっぎのポインタの値をフェッチする。この
間Ｑ ＨＥＡＤが変わらないようにする。
うかを判別する。答えがイエスであればブロック２３３
に示すようにＤＥＱＵＥＵＥプログラムを終了する。答
えがノーであれば、ＣｏＭＰＡＲＥ ＡＮＤ ＬＯ
ＡＤルーチンをブロック２３４で用いて最も い作業エ
レメントからっぎのポインタの値をフェッチする。この
間Ｑ ＨＥＡＤが変わらないようにする。
プロセスのつぎのステップはブロック２３５においてＱ
ＨＥＡＤポインタが変わったがどうがを判別するこ
とである。答えがイエスであれば、ルーチンは判別ブロ
ック２３２に戻ってっぎのエレメントの待ち行列解除を
試みる。
ＨＥＡＤポインタが変わったがどうがを判別するこ
とである。答えがイエスであれば、ルーチンは判別ブロ
ック２３２に戻ってっぎのエレメントの待ち行列解除を
試みる。
ＣＡＬを用いて、ＱＨＥＡＤによってアドレスされるチ
エインの第１のエレメントからつぎのポインタの値をフ
ェッチする。この操作は、同じＣＡＬや待ち行列解除操
作を実行する他のプロセスによってエレメントが除去さ
れていないことを保障しながら実行される。Ｑ ）（
ＥＡＤが変化したことが判別されると（これは何かがリ
ストからエレメントを除去したことを示す〕、上述の次
検索位置をプログラムが再フエツチしなければならない
。実際Ｑ ＨＥＡＤが変化しなかったなら、プログラ
ムは有効な次ポインタ位置を保持している。
エインの第１のエレメントからつぎのポインタの値をフ
ェッチする。この操作は、同じＣＡＬや待ち行列解除操
作を実行する他のプロセスによってエレメントが除去さ
れていないことを保障しながら実行される。Ｑ ）（
ＥＡＤが変化したことが判別されると（これは何かがリ
ストからエレメントを除去したことを示す〕、上述の次
検索位置をプログラムが再フエツチしなければならない
。実際Ｑ ＨＥＡＤが変化しなかったなら、プログラ
ムは有効な次ポインタ位置を保持している。
処理のつぎのステップはブロック２３４によってフェッ
チされたつぎのポインタをフェッチすることである。つ
ぎのポインタがゼロでなかったら、１個以上のエレメン
トが存在しくブロック２３６）、プログラムはＱ Ｈ
ＥＡＤ用のリプレースメント値をブロック２３４でフェ
ッチしたつぎのポインタに設定する。ブロック２３７に
おいてプログラムはＱ ＴＡＩＬ値をＱ ＨＥＡＤ
と等しい値に設定する。Ｑ ＨＥＡＤおよびＱ Ｔ
ＡＩＬが変化しないようにしながら（自動的に）、Ｑ
ＨＥＡＤおよびＱ ＴＡＩＬをゼロに置き換える。
チされたつぎのポインタをフェッチすることである。つ
ぎのポインタがゼロでなかったら、１個以上のエレメン
トが存在しくブロック２３６）、プログラムはＱ Ｈ
ＥＡＤ用のリプレースメント値をブロック２３４でフェ
ッチしたつぎのポインタに設定する。ブロック２３７に
おいてプログラムはＱ ＴＡＩＬ値をＱ ＨＥＡＤ
と等しい値に設定する。Ｑ ＨＥＡＤおよびＱ Ｔ
ＡＩＬが変化しないようにしながら（自動的に）、Ｑ
ＨＥＡＤおよびＱ ＴＡＩＬをゼロに置き換える。
他方Ｑ ＨＥＡＤまたはＱ ＴＡＩＬが変化したな
ら、プログラムはブロック２３２に戻り、ＱＨＥＡＤを
再びテストする。Ｑ ＨＥＡＤおよびＱ ＴＡＩＬ
が変化しなかったなら、プログラムはゼロまたは待ち行
列解除したエレメントのアドレスを伴って終了する（ブ
ロック２４３）。
ら、プログラムはブロック２３２に戻り、ＱＨＥＡＤを
再びテストする。Ｑ ＨＥＡＤおよびＱ ＴＡＩＬ
が変化しなかったなら、プログラムはゼロまたは待ち行
列解除したエレメントのアドレスを伴って終了する（ブ
ロック２４３）。
第４Ｂ図のブロック２４０では、Ｑ ＨＥＡＤおよび
次のフィールドが変化しないことを確かめながら、プロ
グラムがＱ 、ＨＥＡＤの値を待ち行列中の２番目に古
いエレメントと交換し、つぎのポインタの値をゼロに設
定する。図に示すように、これはＣＯＭＰＡＲＥ Ａ
ＮＤ ５ＷＡＰ ＤｒＳＪＯＩＮＴ（Ｃ８Ｄ）イン
ストラクションによって行う。判別ブロック２４１にお
いて、Ｑ ＨＥＡＤポインタが変化したかどうかが判
別される。
次のフィールドが変化しないことを確かめながら、プロ
グラムがＱ 、ＨＥＡＤの値を待ち行列中の２番目に古
いエレメントと交換し、つぎのポインタの値をゼロに設
定する。図に示すように、これはＣＯＭＰＡＲＥ Ａ
ＮＤ ５ＷＡＰ ＤｒＳＪＯＩＮＴ（Ｃ８Ｄ）イン
ストラクションによって行う。判別ブロック２４１にお
いて、Ｑ ＨＥＡＤポインタが変化したかどうかが判
別される。
ポインタが変化していればプログラムは判別ブロック２
３２に戻って待ち行列が空かどうかの判別を行う。ＱＨ
ＥＡＤポインタが変わっていなければプログラムは判別
ブロック２４２に進む。待ち行列解除ルーチンはブロッ
ク２４３で終了する。
３２に戻って待ち行列が空かどうかの判別を行う。ＱＨ
ＥＡＤポインタが変わっていなければプログラムは判別
ブロック２４２に進む。待ち行列解除ルーチンはブロッ
ク２４３で終了する。
このように終了して、ゼロまたは待ち行列解除エレメン
トのアドレスを得る。
トのアドレスを得る。
判別ブロック２３６において、待ち行列中にそれまでに
たった１つのエレメントしかな（、かつ転送時からＱ
ＨＥＡＤおよびＱ ＴＡＩＬが変化していないなら
、両者をゼロにセットする。プログラムはつぎに判別ブ
ロック２３８に進みＱ）ＩＥＡＤおよびＱ ＴＡＩＬ
が変化したかどうかを判別する。Ｑ ＨＥＡＤおよび
Ｑ ＴＡＩＬが変化していればプロセスはステップ２
３２に戻り待ち行列が空かと５か判別する。しかしＱ
ＨＥＡＤおよびＱ ＴＡＩＬが変化していないなら
、プログラムは終了して待ち行列解除されたエレメント
のアドレスを生じる。
たった１つのエレメントしかな（、かつ転送時からＱ
ＨＥＡＤおよびＱ ＴＡＩＬが変化していないなら
、両者をゼロにセットする。プログラムはつぎに判別ブ
ロック２３８に進みＱ）ＩＥＡＤおよびＱ ＴＡＩＬ
が変化したかどうかを判別する。Ｑ ＨＥＡＤおよび
Ｑ ＴＡＩＬが変化していればプロセスはステップ２
３２に戻り待ち行列が空かと５か判別する。しかしＱ
ＨＥＡＤおよびＱ ＴＡＩＬが変化していないなら
、プログラムは終了して待ち行列解除されたエレメント
のアドレスを生じる。
Ｃ８Ｄを用いると、ＤＥＱＵＥＵＥプログラムは、Ｑ
ＨＥＡＤの値とチエインの第１のエレメントのつぎの
ポインタ位置の値とを、両者の値が変化しないことを確
かめながら交換する。つぎにＣ８Ｄは、ＱＨＥＡＤおよ
びつぎのポインタが変化しないことを確かめながら、こ
れらの値をチエインの第２のエレメントのアドレスおよ
びゼロとそれぞれ交換する。
ＨＥＡＤの値とチエインの第１のエレメントのつぎの
ポインタ位置の値とを、両者の値が変化しないことを確
かめながら交換する。つぎにＣ８Ｄは、ＱＨＥＡＤおよ
びつぎのポインタが変化しないことを確かめながら、こ
れらの値をチエインの第２のエレメントのアドレスおよ
びゼロとそれぞれ交換する。
Ｑ ＨＥＡＤポインタが変化したか、またはつぎのポ
インタが変化したなら、これは、他のエレメントがチエ
インに付加されたか、あるいは、ＣＡＬおよびＣ８Ｄの
間に他の何者かが待ち行列からエレメントを除去したこ
とを示す。この時点で、プログラムは先に示したよ５に
ＣＡＬインストラクションを再実行する。ポインタがい
ずれも変わらなかったなら、待ち行列の第１のエレメン
トが除去されて処理が成功する。
インタが変化したなら、これは、他のエレメントがチエ
インに付加されたか、あるいは、ＣＡＬおよびＣ８Ｄの
間に他の何者かが待ち行列からエレメントを除去したこ
とを示す。この時点で、プログラムは先に示したよ５に
ＣＡＬインストラクションを再実行する。ポインタがい
ずれも変わらなかったなら、待ち行列の第１のエレメン
トが除去されて処理が成功する。
第５図は二重ヘッド待ち行列へのエレメントの付加を示
す。待ち行列はＱ ＨＥＡＤおよびＱ−ＴＡＩＬを有
するものとして定義される。ここでＱ ＨＥＡＤは待
ち行列中の最も古いエレメントをポイントし、Ｑ Ｔ
ＡＩＬは待ち行列中の最も新しいエレメントをポイント
する。図示の待ち行列においてＡ１ Ｂ、Ｃの順でエレ
メントが付加されるとすると、Ｑ ＴＡＩＬポインタ
はエレメントＮをポイントするよう変わらなければなら
ず、またエレメントＣからのポインタ（Ｃの次のポイン
タ）もニレメン）Ｎをポイントするように変わらなけれ
ばならない。
す。待ち行列はＱ ＨＥＡＤおよびＱ−ＴＡＩＬを有
するものとして定義される。ここでＱ ＨＥＡＤは待
ち行列中の最も古いエレメントをポイントし、Ｑ Ｔ
ＡＩＬは待ち行列中の最も新しいエレメントをポイント
する。図示の待ち行列においてＡ１ Ｂ、Ｃの順でエレ
メントが付加されるとすると、Ｑ ＴＡＩＬポインタ
はエレメントＮをポイントするよう変わらなければなら
ず、またエレメントＣからのポインタ（Ｃの次のポイン
タ）もニレメン）Ｎをポイントするように変わらなけれ
ばならない。
第６図はこの発明の待ち行列挿入を示すフローチャート
である。この場合の事例は第５図に示すように二重ヘッ
ドＦＩＦＯリストにエレメントを付加するというもので
ある。第６図のフローチャートに関連するインストラク
ションの詳細なセットは表２の第２の部分に示しである
。
である。この場合の事例は第５図に示すように二重ヘッ
ドＦＩＦＯリストにエレメントを付加するというもので
ある。第６図のフローチャートに関連するインストラク
ションの詳細なセットは表２の第２の部分に示しである
。
ブロック１００に示すように、ＱＨＥＡＤおよびＱ
ＴＡＩＬポインタは自動的にフェッチされる。判別ブロ
ック１０２ではＱ ＨＥＡＤをテストして待ち行列が
空かどうかを判別する。待ち行列が空でないならばプロ
グラムはブロック１０６に進み、新しいエレメントが非
空のリストに付加される。Ｑ ＴＡＩ・しのアドレス
および新エレメントのアドレスが確立される。何らかの
レジスタ手段を用いて最後のエレメントが待ち行列中に
に最後のエレメントとしてとどまっているかどうかを確
かめる。プログラムはつぎに判別ブロック１０８に進み
、ここでＱ ＴＡＩＬまたはつぎのポインタが変化し
ているかどうかを判別する。両者が変化していなければ
、プログラムは待ち行列挿入ルーチンから出る。Ｑ
ＴＡＩＬまたはつぎのポインタが変化しているならば、
プログラムはブロック１００に戻り、その時点で再び開
始する。
ＴＡＩＬポインタは自動的にフェッチされる。判別ブロ
ック１０２ではＱ ＨＥＡＤをテストして待ち行列が
空かどうかを判別する。待ち行列が空でないならばプロ
グラムはブロック１０６に進み、新しいエレメントが非
空のリストに付加される。Ｑ ＴＡＩ・しのアドレス
および新エレメントのアドレスが確立される。何らかの
レジスタ手段を用いて最後のエレメントが待ち行列中に
に最後のエレメントとしてとどまっているかどうかを確
かめる。プログラムはつぎに判別ブロック１０８に進み
、ここでＱ ＴＡＩＬまたはつぎのポインタが変化し
ているかどうかを判別する。両者が変化していなければ
、プログラムは待ち行列挿入ルーチンから出る。Ｑ
ＴＡＩＬまたはつぎのポインタが変化しているならば、
プログラムはブロック１００に戻り、その時点で再び開
始する。
Ｑ ＴＡＩＬもつぎのポインタも変わっていないなら
、待ち行列に新エレメントが成功裡に付加されたことで
あり、プログラムはブロック１１２に示すように待ち行
列挿入から出る。
、待ち行列に新エレメントが成功裡に付加されたことで
あり、プログラムはブロック１１２に示すように待ち行
列挿入から出る。
ブロック１０８の判別結果が、Ｑ ＴＡＩＬまたハ最
後のエレメントのつぎのポインタがフェッチ以後に変化
していることを示すなら、プロセスはブロック１００で
再び開始されなければならない。答えがノーであれば、
待ち行列挿入処理は終了してプログラムはブロック１１
２で終わる。
後のエレメントのつぎのポインタがフェッチ以後に変化
していることを示すなら、プロセスはブロック１００で
再び開始されなければならない。答えがノーであれば、
待ち行列挿入処理は終了してプログラムはブロック１１
２で終わる。
ブロック１０２において、待ち行列が空であれば、プロ
グラムはブロック１０４に進む。新エレメントを付加し
、ＱＨＥＡＤおよびＱ ＴＡＩＬポインタの双方が新
エレメントをポイントする（ブロック１０４）。フロー
チャートに示すように自動的に実行される。
グラムはブロック１０４に進む。新エレメントを付加し
、ＱＨＥＡＤおよびＱ ＴＡＩＬポインタの双方が新
エレメントをポイントする（ブロック１０４）。フロー
チャートに示すように自動的に実行される。
ブロック１１０において、ＱＨＢＡＤおよびＱ ＴＡ
ＩＬが、新エレメントをポイントしたあとで、変化した
かどうかを判別する。判別ブロック１１０で示すように
それらが変化していないならプログラムは待ち行列挿入
ルーチンから出る。
ＩＬが、新エレメントをポイントしたあとで、変化した
かどうかを判別する。判別ブロック１１０で示すように
それらが変化していないならプログラムは待ち行列挿入
ルーチンから出る。
Ｑ ＴＡＩＬまたは最後のエレメントのつぎのポイン
タが変化しているなら、プログラムはブロック１００に
戻り、手続を再開する。
タが変化しているなら、プログラムはブロック１００に
戻り、手続を再開する。
繰り返していえば、ブロック１０６ｆ′ｉ、Ｃ５Ｄ（ン
ストラクションを表わす。Ｑ ＴＡＩＬがエレメント
Ｃをポイントする間、Ｃ８Ｄインストラクシヨンがレジ
スターオペランド１をＱｆｉｔオペランド５と比較する
ことが保障される。両者が等しければプログラムは位置
オペランド３の値をレジスターオペランド２の値で置き
換える。両者が等しくなければ、レジスタ・オペランド
１は位置オペランド３の値を取って条件コードを設定す
る。
ストラクションを表わす。Ｑ ＴＡＩＬがエレメント
Ｃをポイントする間、Ｃ８Ｄインストラクシヨンがレジ
スターオペランド１をＱｆｉｔオペランド５と比較する
ことが保障される。両者が等しければプログラムは位置
オペランド３の値をレジスターオペランド２の値で置き
換える。両者が等しくなければ、レジスタ・オペランド
１は位置オペランド３の値を取って条件コードを設定す
る。
Ｃ８ＤインストラクシヨンがＣ８やその改良版であるＣ
ＯＭＰＡＲＥ ＤＯＵＢＬＥ ＡＮＤＳＷＡＰイン
ストラクションとどこが違うか留意されたい。Ｃ８およ
びＣＤＳは１つの位置を比較して置き換える。１つの位
置のフル・ワードないしダブル鹸ワードについてである
。Ｃ８Ｄおよびその変種のＣＤ５Ｄは条件付きで２つの
隣り合わないエレメントを置き換える。２つの位置のフ
ルーワードないしダブル・ワードについてである。
ＯＭＰＡＲＥ ＤＯＵＢＬＥ ＡＮＤＳＷＡＰイン
ストラクションとどこが違うか留意されたい。Ｃ８およ
びＣＤＳは１つの位置を比較して置き換える。１つの位
置のフル・ワードないしダブル鹸ワードについてである
。Ｃ８Ｄおよびその変種のＣＤ５Ｄは条件付きで２つの
隣り合わないエレメントを置き換える。２つの位置のフ
ルーワードないしダブル・ワードについてである。
ＣＳはたった１つの記憶位置を比較してそれを条件付き
で置き換えるが、Ｃ８Ｄは１つの位置を比較し、最初の
位置の比較結果が一致であることを条件に第２の位置を
比較する。２つの比較がともに一致であれば、双方の位
置を置き換える。これによって、待ち行列またはスタッ
クおよびリストの最初のエレメントの双方を同時に操作
でき、しかもリストの一貫性を維持できる（リストの一
貫性がないとはたとえばエレメントが損失してしまうと
いうことである）。
で置き換えるが、Ｃ８Ｄは１つの位置を比較し、最初の
位置の比較結果が一致であることを条件に第２の位置を
比較する。２つの比較がともに一致であれば、双方の位
置を置き換える。これによって、待ち行列またはスタッ
クおよびリストの最初のエレメントの双方を同時に操作
でき、しかもリストの一貫性を維持できる（リストの一
貫性がないとはたとえばエレメントが損失してしまうと
いうことである）。
スタック（ＬＩＦＯリスト）のリスト操作第７図はスタ
ックからのエレメントの除去を示す。この場合処理はエ
レメント人をスタックから除去する。
ックからのエレメントの除去を示す。この場合処理はエ
レメント人をスタックから除去する。
スタックはＴｏ ５（ＴＯＰ ｏｆ ５ｔａｃｋ ｐｏ
ｉｎｔｅｒ）を有するものとして定義される。
ｉｎｔｅｒ）を有するものとして定義される。
Ｔｏ８に示されるスタックおよびエレメントＡ１Ｂ＞よ
びＣ（Ｃ，Ｂ、Ａの順でスタックにブツシュされる）を
考えると、スタックから第１のエレメントを除去（ない
しポツプ）するにはスタックのトップの値をＢすなわち
スタックの第２のエレメントのアドレスで置き換えてＡ
のアドレスの値を戻す必要がある。
びＣ（Ｃ，Ｂ、Ａの順でスタックにブツシュされる）を
考えると、スタックから第１のエレメントを除去（ない
しポツプ）するにはスタックのトップの値をＢすなわち
スタックの第２のエレメントのアドレスで置き換えてＡ
のアドレスの値を戻す必要がある。
この発明では、エレメントに対して多重プロセスが同時
にポツプ（スタックからの除去）処理を行うようにでき
、そのためにと（にロックを保持するとかＥＣＢを待つ
とかがなく、またスタックがこわれてしまうおそれもな
い。この手法は表１および第８図に示す。
にポツプ（スタックからの除去）処理を行うようにでき
、そのためにと（にロックを保持するとかＥＣＢを待つ
とかがなく、またスタックがこわれてしまうおそれもな
い。この手法は表１および第８図に示す。
表 ３
つぎの宣言を仮定する
５ＴＡＣＫ ＤＳ
ＴＯ３ＤＣ
＊
ＥＬＥＭＥＮＴ ＤＳＥＣＴ
ＮＥＸＴ ＤＳ
ＥＬＥＭＥＮＴＬ ＥＱＵ
＊
ＮＥＷＥＬＥＭ ＤＳ
Ｆ
Ａ（０）
＊−ＥＬＥＭＥＮＴ
ＣＬ（ＥＬＥＭＥＮＴＬ）
スタックのトップへのポインタ
スタック番エレメント
スタックのつぎのエレメントへのポインタエレメントの
長さ スタックに付加する新エレメント ｋ ３（続） スタックからのエレメントのポツプ（第８図参照）ＰＯ
Ｐ Ｌ Ｒ２、ＴＯ８ＰＯＰＩ
ＬＴＲＲ２、Ｒ２ ＢＺ ＰＯＰＥＸＩＴ ｏｐ２ ＰＯＰＥＸＩＴ Ｃ Ｒ ＬＲ ４、ＰＯＰＩ Ｒ３、Ｒ４ Ｒ５，Ｒ５ ４、ＰＯＰｌ ２、ＰＯＰ２ ＰＯＰ Ｈ ＴＯ８を得る エレメントあるか？ ノー、出 Ｒ２←ＴＯ８，Ｒ４−つぎのＴＯ８ ＴＯ８変化で、再試行 ツキのエレメントへのポインタ つぎのＴＯ８がゼロ ポインタの更新 Ｒ２＝ＴＯ８，再試行 Ｒ４＝ＮＥＸＴ、再試行 失敗したら再試行 ポツプされたらＲ２＝エレメント、 そうでなければＲ２＝０ 第８図はＬＩＦＯリストからエレメントを除去する場合
のフローチャートである。第１のステップでブロック７
２に示すよ５にスタックのトップ（ＴＯ３）のアドレス
がフェッチされる。判別ブロック７４においてスタック
のトップをテストしてスタックが空なのかまたは値を有
するのかを判別する。スタックが空であればＰＯＰプロ
グラムが７６で終了する。除去するものが何もないから
である。
長さ スタックに付加する新エレメント ｋ ３（続） スタックからのエレメントのポツプ（第８図参照）ＰＯ
Ｐ Ｌ Ｒ２、ＴＯ８ＰＯＰＩ
ＬＴＲＲ２、Ｒ２ ＢＺ ＰＯＰＥＸＩＴ ｏｐ２ ＰＯＰＥＸＩＴ Ｃ Ｒ ＬＲ ４、ＰＯＰＩ Ｒ３、Ｒ４ Ｒ５，Ｒ５ ４、ＰＯＰｌ ２、ＰＯＰ２ ＰＯＰ Ｈ ＴＯ８を得る エレメントあるか？ ノー、出 Ｒ２←ＴＯ８，Ｒ４−つぎのＴＯ８ ＴＯ８変化で、再試行 ツキのエレメントへのポインタ つぎのＴＯ８がゼロ ポインタの更新 Ｒ２＝ＴＯ８，再試行 Ｒ４＝ＮＥＸＴ、再試行 失敗したら再試行 ポツプされたらＲ２＝エレメント、 そうでなければＲ２＝０ 第８図はＬＩＦＯリストからエレメントを除去する場合
のフローチャートである。第１のステップでブロック７
２に示すよ５にスタックのトップ（ＴＯ３）のアドレス
がフェッチされる。判別ブロック７４においてスタック
のトップをテストしてスタックが空なのかまたは値を有
するのかを判別する。スタックが空であればＰＯＰプロ
グラムが７６で終了する。除去するものが何もないから
である。
しかし、スタックが空でないなら、ブロック７８のＣＯ
ＭＰＡＲＥ ＡＮＤ ＬＯＡＤ（ＣＡＬ）インスト
ラクションを用いて、スタックのトップ（ＴＯ８）が変
化しないことを確かめながら最新エレメントからつぎの
ポインタの値をフェッチする。ＴＯ８が変化したなら（
ブロック８２で判別）、プログラムは判別ブロック７４
に戻る。
ＭＰＡＲＥ ＡＮＤ ＬＯＡＤ（ＣＡＬ）インスト
ラクションを用いて、スタックのトップ（ＴＯ８）が変
化しないことを確かめながら最新エレメントからつぎの
ポインタの値をフェッチする。ＴＯ８が変化したなら（
ブロック８２で判別）、プログラムは判別ブロック７４
に戻る。
ＴＯ８が変化しなかったなら、プログラムはＣＯＭＰＡ
ＲＦ： ＡＮＤ ５ＷＡＰ（ＣＳＤ）インストラクシ
ョンへとブロック８６に示すように進む。ＴＯ８のリプ
レースメント値をブロック７８において、ＣＡＬインス
トラクションによりフェッチしたつぎのポインタの値に
設定する。ブロック８６においてつぎのフィールド用の
リプレースメント値をゼロに設定する。ＴＯ８およびつ
ぎのフィールドが変化しないことを確かめながら、ＴＯ
８の値をつぎのポインタの値で置き換え、つぎのポイン
タの値をゼロで置き換える。これをＣ８Ｄインストラク
シヨンで行う。
ＲＦ： ＡＮＤ ５ＷＡＰ（ＣＳＤ）インストラクシ
ョンへとブロック８６に示すように進む。ＴＯ８のリプ
レースメント値をブロック７８において、ＣＡＬインス
トラクションによりフェッチしたつぎのポインタの値に
設定する。ブロック８６においてつぎのフィールド用の
リプレースメント値をゼロに設定する。ＴＯ８およびつ
ぎのフィールドが変化しないことを確かめながら、ＴＯ
８の値をつぎのポインタの値で置き換え、つぎのポイン
タの値をゼロで置き換える。これをＣ８Ｄインストラク
シヨンで行う。
判別ブロック７９においてＴＯＳポインタが変わったか
どうガ為を判別する。答えがイエスなら、プログラムは
判別ブロック７４に戻る。答えがノーであれば、ブロッ
ク８４においてつぎのポインタが変わったかを判別する
。答えがイエスであれば、プログラムはＣＯＭＰＡＲＥ
ＡＮＤ ５ＷＡＰＤＩＳＪＯＩＮＴインストラク
シヨンに戻る。ブロック８４での答えがノーであれば、
ＰＯＰルーチンをブロック８８で終了させる。プログラ
ムが終了してゼロまたはエレメントのアドレスが生じる
。
どうガ為を判別する。答えがイエスなら、プログラムは
判別ブロック７４に戻る。答えがノーであれば、ブロッ
ク８４においてつぎのポインタが変わったかを判別する
。答えがイエスであれば、プログラムはＣＯＭＰＡＲＥ
ＡＮＤ ５ＷＡＰＤＩＳＪＯＩＮＴインストラク
シヨンに戻る。ブロック８４での答えがノーであれば、
ＰＯＰルーチンをブロック８８で終了させる。プログラ
ムが終了してゼロまたはエレメントのアドレスが生じる
。
Ｆ１発明の詳細
な説明したようにこの発明によればＣＯＭＰＡＲＥ
ＡＮＤ ＬＯＡＤインストラクションを用いて１の位
置の自答が変わっていないことに応じて他の位置の値を
フェッチすることができる。
ＡＮＤ ＬＯＡＤインストラクションを用いて１の位
置の自答が変わっていないことに応じて他の位置の値を
フェッチすることができる。
またＣＯＭＦ’ＡＲＥ ＡＮＤ ５ＷＡＰ ＤＩＳ
ＪＯＩＮＴインストラクションを用いて、２つの隣接し
ていない記憶位置を同時に更新することができる。
ＪＯＩＮＴインストラクションを用いて、２つの隣接し
ていない記憶位置を同時に更新することができる。
第１図はこの発明のＣＯＭＰＡＲＦ： ＡＮＤＬＯＡＤ
インストラクションの操作を示すフローチャート、第２
図はこの発明のＣＯＭＰＡＲＥＡＮＤ ５ＷＡＰ
ＤＩＳＪＯＩＮＴインストラクショ／の操作を示すフロ
ーチャート、第３図は二重ヘッド待ち行列ＦＩＦＯおよ
びこの発明によるリスト操作後の状態を示す図、第４Ａ
図および第４Ｂ図はこの発明によって第３図の二重ヘッ
ド待ち行列からエレメントを削除する場合を説明するフ
ローチャート、第５図はこの発明によって二重ヘッド待
ち行列にエレメントを付加する場合を示す図、第６図は
第５図のエレメントを待ち行列へ挿入する方法を示すフ
ローチャート、第７図はＬＩＦＯ待ち行列リストおよび
この発明によるリスト操作後の状態を示す図、第８図は
この発明によって第７図のスタックからエレメントを除
去する場合を説明するフローチャートである。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 ４１′理士 澤 １１３ 俊
夫ＦＩＧ。 ４Ｂ
インストラクションの操作を示すフローチャート、第２
図はこの発明のＣＯＭＰＡＲＥＡＮＤ ５ＷＡＰ
ＤＩＳＪＯＩＮＴインストラクショ／の操作を示すフロ
ーチャート、第３図は二重ヘッド待ち行列ＦＩＦＯおよ
びこの発明によるリスト操作後の状態を示す図、第４Ａ
図および第４Ｂ図はこの発明によって第３図の二重ヘッ
ド待ち行列からエレメントを削除する場合を説明するフ
ローチャート、第５図はこの発明によって二重ヘッド待
ち行列にエレメントを付加する場合を示す図、第６図は
第５図のエレメントを待ち行列へ挿入する方法を示すフ
ローチャート、第７図はＬＩＦＯ待ち行列リストおよび
この発明によるリスト操作後の状態を示す図、第８図は
この発明によって第７図のスタックからエレメントを除
去する場合を説明するフローチャートである。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 ４１′理士 澤 １１３ 俊
夫ＦＩＧ。 ４Ｂ
Claims (2)
- （１）データ処理システムにおいて不連続の位置に配さ
れたデータを比較して転送するデータ処理システムのデ
ータ操作方法において、 メモリ中に配された第１のオペランドおよび第２のオペ
ランドを比較するステップと、 比較結果が不一致であるときにメモリ中に配された第３
オペランドに第４オペランドの値を転送するステップと
、 メモリ中の標識を成功を示すように設定するステップと
、 第２のオペランドをフェッチするのに先だつて第２オペ
ランドの位置でシリアル化処理を実行するステップとを
有し、 メモリ中の１の位置の値が変化しないことに基づいて他
の位置から値をフェッチするようにしたことを特徴とす
るデータ処理システムのデータ操作方法。 - （２）データ処理システムにおいて不連続の位置に配さ
れたデータを比較して交換するデータ処理システムのデ
ータ操作方法において、 メモリ中に配された第１のオペランドおよび第２のオペ
ランドを比較する第１の比較ステップと、第１の比較ス
テップの比較結果が一致であるときに、メモリ中に配さ
れた第３のオペランドおよび第４のオペランドを比較す
る第２の比較ステップと、 第２の比較ステップが一致であるときに、第１の比較ス
テップ用に第２のオペランドがフェッチされてから、第
２の比較ステップ用の第４のオペランドがフェッチされ
るまでの間他のユーザが第２のオペランドの位置または
第４のオペランドの位置にアクセスするのを禁止するス
テップと、比較および交換の操作を終了させるステップ
とを有し、第１の比較ステップおよび第２の比較ステッ
プでの比較がともに一致であるときに第１の置換オペラ
ンドが第２のオペランドの位置にストアされ、第２の置
換オペランドが第４のオペランドの位置にストアされる
ようにしたデータ処理システムのデータ操作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US264289 | 1988-10-28 | ||
| US07/264,289 US5081572A (en) | 1988-10-28 | 1988-10-28 | Manipulation of time-ordered lists and instructions therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163835A true JPH02163835A (ja) | 1990-06-25 |
| JPH0642204B2 JPH0642204B2 (ja) | 1994-06-01 |
Family
ID=23005378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276178A Expired - Lifetime JPH0642204B2 (ja) | 1988-10-28 | 1989-10-25 | 待ち行列又はスタックから要素を除去する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5081572A (ja) |
| EP (1) | EP0366585B1 (ja) |
| JP (1) | JPH0642204B2 (ja) |
| DE (1) | DE68926874D1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68920740D1 (de) * | 1989-09-20 | 1995-03-02 | Ibm | Vorrichtung zur Nachrichtenwarteschlangenbetriebssteuerung in einem Speicher. |
| JP2781092B2 (ja) * | 1991-11-06 | 1998-07-30 | 富士通株式会社 | システム間排他制御方式 |
| US5398330A (en) * | 1992-03-05 | 1995-03-14 | Seiko Epson Corporation | Register file backup queue |
| US5448708A (en) * | 1992-10-30 | 1995-09-05 | Ward; James P. | System for asynchronously delivering enqueue and dequeue information in a pipe interface having distributed, shared memory |
| US5673307A (en) * | 1994-02-17 | 1997-09-30 | Spectralink Corporation | Handoff method for indoor cellular phone system |
| US6247064B1 (en) * | 1994-12-22 | 2001-06-12 | Unisys Corporation | Enqueue instruction in a system architecture for improved message passing and process synchronization |
| US5893157A (en) * | 1997-05-28 | 1999-04-06 | International Business Machines Corporation | Blocking symbol control in a computer system to serialize accessing a data resource by simultaneous processor requests |
| US5895492A (en) * | 1997-05-28 | 1999-04-20 | International Business Machines Corporation | Processor associated blocking symbol controls for serializing the accessing of data resources in a computer system |
| US5956714A (en) * | 1997-08-13 | 1999-09-21 | Southwestern Bell Telephone Company | Queuing system using a relational database |
| US5895494A (en) * | 1997-09-05 | 1999-04-20 | International Business Machines Corporation | Method of executing perform locked operation instructions for supporting recovery of data consistency if lost due to processor failure, and a method of recovering the data consistency after processor failure |
| US6009261A (en) * | 1997-12-16 | 1999-12-28 | International Business Machines Corporation | Preprocessing of stored target routines for emulating incompatible instructions on a target processor |
| US6496975B1 (en) | 1999-10-15 | 2002-12-17 | International Business Machines Corporation | Method, system, and program for performing conditional program operations |
| US7000234B1 (en) | 2000-01-20 | 2006-02-14 | Sun Microsystems, Inc. | Maintaining a double-ended queue as a linked-list with sentinel nodes and delete flags with concurrent non-blocking insert and remove operations using a double compare-and-swap primitive |
| WO2001053942A2 (en) * | 2000-01-20 | 2001-07-26 | Sun Microsystems, Inc. | Double-ended queue with concurrent non-blocking insert and remove operations |
| US7539849B1 (en) * | 2000-01-20 | 2009-05-26 | Sun Microsystems, Inc. | Maintaining a double-ended queue in a contiguous array with concurrent non-blocking insert and remove operations using a double compare-and-swap primitive |
| US7017160B2 (en) | 2000-04-18 | 2006-03-21 | Sun Microsystems, Inc. | Concurrent shared object implemented using a linked-list with amortized node allocation |
| US6826757B2 (en) | 2000-04-18 | 2004-11-30 | Sun Microsystems, Inc. | Lock-free implementation of concurrent shared object with dynamic node allocation and distinguishing pointer value |
| US7117502B1 (en) * | 2000-11-10 | 2006-10-03 | Sun Microsystems, Inc. | Linked-list implementation of a data structure with concurrent non-blocking insert and remove operations |
| US7769791B2 (en) | 2001-01-12 | 2010-08-03 | Oracle America, Inc. | Lightweight reference counting using single-target synchronization |
| US7299242B2 (en) | 2001-01-12 | 2007-11-20 | Sun Microsystems, Inc. | Single-word lock-free reference counting |
| US6880071B2 (en) * | 2001-04-09 | 2005-04-12 | Sun Microsystems, Inc. | Selective signalling of later reserve location memory fault in compound compare and swap |
| US7836228B1 (en) | 2004-06-18 | 2010-11-16 | Oracle America, Inc. | Scalable and lock-free first-in-first-out queue implementation |
| US7908441B2 (en) * | 2002-01-11 | 2011-03-15 | Oracle America, Inc. | Value recycling facility for multithreaded computations |
| US9052944B2 (en) | 2002-07-16 | 2015-06-09 | Oracle America, Inc. | Obstruction-free data structures and mechanisms with separable and/or substitutable contention management mechanisms |
| US7395274B2 (en) | 2002-07-16 | 2008-07-01 | Sun Microsystems, Inc. | Space- and time-adaptive nonblocking algorithms |
| US7814488B1 (en) | 2002-09-24 | 2010-10-12 | Oracle America, Inc. | Quickly reacquirable locks |
| US7293143B1 (en) | 2002-09-24 | 2007-11-06 | Sun Microsystems, Inc. | Efficient non-blocking k-compare-single-swap operation |
| US6938054B2 (en) * | 2002-11-25 | 2005-08-30 | International Business Machines Corporation | Systems, methods, and computer program products to optimize serialization when porting code to IBM S/390 UNIX system services from a UNIX system |
| US7424477B1 (en) | 2003-09-03 | 2008-09-09 | Sun Microsystems, Inc. | Shared synchronized skip-list data structure and technique employing linearizable operations |
| US10049127B1 (en) | 2003-12-19 | 2018-08-14 | Oracle America, Inc. | Meta-transactional synchronization |
| US7703098B1 (en) | 2004-07-20 | 2010-04-20 | Sun Microsystems, Inc. | Technique to allow a first transaction to wait on condition that affects its working set |
| US8074030B1 (en) | 2004-07-20 | 2011-12-06 | Oracle America, Inc. | Using transactional memory with early release to implement non-blocking dynamic-sized data structure |
| US7395382B1 (en) | 2004-08-10 | 2008-07-01 | Sun Microsystems, Inc. | Hybrid software/hardware transactional memory |
| US7711909B1 (en) | 2004-12-09 | 2010-05-04 | Oracle America, Inc. | Read sharing using global conflict indication and semi-transparent reading in a transactional memory space |
| US7680986B1 (en) | 2004-12-30 | 2010-03-16 | Sun Microsystems, Inc. | Practical implementation of arbitrary-sized LL/SC variables |
| US7577798B1 (en) | 2004-12-30 | 2009-08-18 | Sun Microsystems, Inc. | Space-adaptive lock-free queue using pointer-sized single-target synchronization |
| US7533221B1 (en) | 2004-12-30 | 2009-05-12 | Sun Microsystems, Inc. | Space-adaptive lock-free free-list using pointer-sized single-target synchronization |
| US9990240B2 (en) * | 2015-12-11 | 2018-06-05 | Successfactors, Inc. | Event handling in a cloud data center |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3886525A (en) * | 1973-06-29 | 1975-05-27 | Ibm | Shared data controlled by a plurality of users |
| US4136386A (en) * | 1977-10-06 | 1979-01-23 | International Business Machines Corporation | Backing store access coordination in a multi-processor system |
| US4320455A (en) * | 1978-01-09 | 1982-03-16 | Honeywell Information Systems Inc. | Queue structure for a data processing system |
| US4394727A (en) * | 1981-05-04 | 1983-07-19 | International Business Machines Corporation | Multi-processor task dispatching apparatus |
| US4482956A (en) * | 1982-11-04 | 1984-11-13 | International Business Machines Corporation | Parallel queueing method |
| US4604694A (en) * | 1983-12-14 | 1986-08-05 | International Business Machines Corporation | Shared and exclusive access control |
| US4584640A (en) * | 1984-06-27 | 1986-04-22 | Motorola, Inc. | Method and apparatus for a compare and swap instruction |
| US4673633A (en) * | 1984-06-28 | 1987-06-16 | Cooperbiomedical, Inc. | Method of determining cystic fibrosis ciliostatic factor |
| US4858116A (en) * | 1987-05-01 | 1989-08-15 | Digital Equipment Corporation | Method and apparatus for managing multiple lock indicators in a multiprocessor computer system |
| US4807111A (en) * | 1987-06-19 | 1989-02-21 | International Business Machines Corporation | Dynamic queueing method |
-
1988
- 1988-10-28 US US07/264,289 patent/US5081572A/en not_active Expired - Lifetime
-
1989
- 1989-09-12 DE DE68926874T patent/DE68926874D1/de not_active Expired - Lifetime
- 1989-09-12 EP EP89480142A patent/EP0366585B1/en not_active Expired - Lifetime
- 1989-10-25 JP JP1276178A patent/JPH0642204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5081572A (en) | 1992-01-14 |
| EP0366585A3 (en) | 1992-06-03 |
| DE68926874D1 (de) | 1996-08-29 |
| EP0366585A2 (en) | 1990-05-02 |
| JPH0642204B2 (ja) | 1994-06-01 |
| EP0366585B1 (en) | 1996-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02163835A (ja) | 待ち行列又はスタックから要素を除去する方法 | |
| US5742785A (en) | Posting multiple reservations with a conditional store atomic operations in a multiprocessing environment | |
| US5317739A (en) | Method and apparatus for coupling data processing systems | |
| US7873794B2 (en) | Mechanism that provides efficient multi-word load atomicity | |
| US4316245A (en) | Apparatus and method for semaphore initialization in a multiprocessing computer system for process synchronization | |
| US4394725A (en) | Apparatus and method for transferring information units between processes in a multiprocessing system | |
| US5442763A (en) | System and method for preventing deadlock in multiprocessor multiple resource instructions | |
| US5968157A (en) | Locking of computer resources | |
| US4369494A (en) | Apparatus and method for providing synchronization between processes and events occurring at different times in a data processing system | |
| US4395757A (en) | Process synchronization utilizing semaphores | |
| JPH0324696B2 (ja) | ||
| US6963882B1 (en) | Method and apparatus for processing a list structure | |
| JP3335352B2 (ja) | アウトオブオーダジョブ処理方法および装置 | |
| US5297281A (en) | Multiple sequence processor system | |
| US6862595B1 (en) | Method and apparatus for implementing a shared message queue using a list structure | |
| JPS60128537A (ja) | 多重プログラミング・システム | |
| JPS5939785B2 (ja) | デ−タ処理装置 | |
| JPH0227440A (ja) | 記憶システム | |
| WO1999035563A1 (en) | Method of asynchronous management of a circular queue in a multiprocess environment | |
| KR19990077481A (ko) | 세마포어연산을수행하기위한방법및장치 | |
| US6230230B1 (en) | Elimination of traps and atomics in thread synchronization | |
| JPH0231419B2 (ja) | ||
| CN1303043A (zh) | 具有指令历史信息的基本块高速缓存的微处理器 | |
| EP1852781A1 (en) | Compare, swap and store facility with no external serialization | |
| US5897658A (en) | Method and apparatus for protecting portions of memory by providing access requests to a communications area for processing by a hidden server |