JPH021624Y2

JPH021624Y2 -

Info

Publication number: JPH021624Y2
Application number: JP1983029635U
Authority: JP
Priority date: 1983-03-01
Filing date: 1983-03-01
Publication date: 1990-01-16
Also published as: JPS59134835U

Description

[Detailed explanation of the idea]

本考案は、10進数の値を２進数に変換すること
なく10進数のままで、一定の値の除数によつて除
算するように改良を施した演算装置に関する。従来の除算演算は、加減算回路と計数回路を組
合せた演算回路を用い、２進法によつて行なわれ
ている。そのため、演算時間に多くの時間を要するとと
もに、被除数が10進数で与えられ、または演算結
果の商を10進数で出力する場合には、２進数と10
進数の膨大な変換回路を要するという欠点があつ
た。本考案の目的は、10進数で与えられた被除数を
２進数に変換することなく、等価的に10進数で直
接除算演算を行ない、２進数と10進数の変換回路
を不要とし、除算演算のための加減算の回数を減
少させることにより、従来の除算演算装置よりそ
の演算時間の短縮を計つた除算演算装置を提供す
ることにある。前記目的を達成するために本考案による記憶素
子を用いた除算演算装置は２進化10進数で与えら
れた被除数の各桁の値を複数のアドレス指定端子
に割り振りする桁切替回路と、前記アドレス指定
端子対応毎に設けられ、アドレス番号で示される
値に対応した値すべてについて一定の値で除した
値を記憶している記憶素子群と、BCD加算器と、
累算器と、桁選択番号を供給することにより前記
桁切替回路にその桁選択番号に対応する被除数の
桁の値を前記記憶素子群に供給させ、この桁の値
と桁選択番号とにより生成される前記記憶素子群
のアドレスに格納されている値を読出させ、この
読出した値と前記累算器の値とを前記加算器によ
つて加算させ、以上の動作を前記桁切替回路に順
次供給する桁選択番号毎に繰り返えさせ、前記加
算器の２進化10進数出力を前記累算器に累算させ
るように制御する制御回路とから構成してある。前記構成によれば、２進−10進変換回路が不要
となり、被除数の各桁毎に除すべき値で除した値
を格納している記憶素子群出力の加算で所定の除
算を行なうので演算時間は著しく短縮され、本考
案の目的は完全に達成される。以下、図面を参照して本考案をさらに詳しく説
明する。第１図は本考案による除算演算装置のブロツク
図であり、被除数が６桁の場合の例である。図において、Ａは演算装置に入力される任意の
値の10進法で表わされた被除数である。５は被除数Ａの希望する桁の値を記憶素子１〜
４のアドレス指定端子に切替えて供給する桁切替
回路であり、桁の選択は制御回路８の司令により
行なわれる。本実施例における桁の選択は１度に２つの桁が
選択される。すなわち、桁選択番号が０の場合には被除数Ａ
の10⁰桁と10¹桁の数が選択され、桁選択番号が１
の場合には10²桁と10³桁の数が選択され、桁選択
番号が２の場合には10⁴桁と10⁵桁の数が選択され
記憶素子１〜４に供給される。記憶素子１〜４のアドレス入力端子には、制御
回路８からの桁選択番号と桁切替回路８によつて
選択された２桁の被除数の数が供給され、これら
によつてアドレスが生成される。この記憶素子１〜４の各々に入力されるアドレ
ス番号は並列に、同一の値が同時に供給される。
記憶素子１〜４のアドレス番号は10ビツトで示さ
れ、この10ビツトの中の上位２ビツトは制御回路
８からの桁選択番号０，１，２のいづれか１つ、
残り８ビツトは切替回路８によつて選択出力され
る２桁の10進数の数である00，01，02，……99の
いづれか１つの数によつて構成されている。切替
回路５は供給される被除数の各桁はこれらいづれ
かのアドレスを示すことになる。各記憶素子１〜４にはこのアドレスすべてにつ
いて、表１−１−1/2〜１−３−2/2（考案の詳細
な説明の末尾に掲載）に示すような値が予じめ格
納されている。各アドレスには下位８ビツトのア
ドレス番号すなわち被除数２桁を一定の値の除数
Ｂで除算した商の値が記憶されている。いま被除数Ａとして10進数の117888なる６桁の
数が入力され、これを除数Ｂとして32で除数する
場合の例をあげて演算動作を説明する。演算の最
初に制御回路８はリセツト信号によつてBCD加
算器６、およびアキユムレータ７をリセツトす
る。次に制御回路８は桁選択番号２を出力し、こ
れにより切替回路５は被除数の10⁵桁および10⁴桁
の数である11を各記憶素子１〜４にそれぞれ出力
する。したがつて、各記憶素子１〜４に対するアドレ
ス番号は211となり、記憶素子１からは11×10⁴／32 の10⁴桁、10³桁の数である03が、記憶素子２から
は11×10⁴／32の10²桁、10¹桁の数である43が、記憶素子３からは11×10⁴／32の10⁰桁、10^-1桁の数である75が、記憶素子４からは11×10⁴／32の10^-2桁、 10^-3桁である00がBCD加算器６にそれぞれ出力
される。 BCD加算器６は、アキユムレータ７の数
00000.000と、この記憶素子の出力03437.500を加
算する。加算結果である03437.500は制御回路８からの
クロツクパルスによりアキユムレータ７にストア
される。次のステツプとして、制御回路８は桁選択番号
１を出力し、これにより切替回路５は、被除数の
10³桁、10²桁の数である78を各記憶素子１〜４に
それぞれ出力する。したがつて、各記憶素子１〜４に対するアドレ
ス番号は178となり、記憶素子１からは78×10²／32 の10⁴桁、10³桁である00が、記憶素子２からは
78×10²／32の10²桁、10¹桁である24が、記憶素子３からは78×10²／32の10⁰桁、10^-1桁である37が、記憶素子４からは78×10²／32の10^-2桁、10^-3桁である 50がBCD加算器６にそれぞれ出力される。 BCD加算器６は、アキユムレータ７の数
03437.500と、この記憶素子の出力00243.750を加
算する。加算結果である03681.250は制御回路８からの
クロツクパルスによりアキユムレータ７にストア
される。最後に、制御回路８は桁選択番号０を出力し、
これにより切替回路５は被除数の10¹桁、10⁰桁数
である88を各記憶素子１〜４に出力する。したが
つて、各記憶素子１〜４に対するアドレス番号は
088となり、前記と同様に記憶素子１からは00が、
記憶素子２からは00が、記憶素子３からは27が、
記憶素子４からは50がそれぞれ出力され、BCD
加算器６に入力される。 BCD加算器６はアキユムレータの数03681.250
とこの記憶素子の出力00002.750を加算する。加
算結果は03684.000となり、これは117888÷32な
る除数の商の値に等しく、除算演算が２進法によ
らないで遂行されたことになる。以上の実施例では、被除数が10進数最大６桁で
あり、記憶素子を４個用いて被除数を２桁づつ記
憶素子に供給する場合を示したが、これは記憶素
子の容量によつて任意の桁数を選択することがで
きる。また記憶素子の個数、BCD加算器の桁数、ア
キユムレータの桁数は、除算演算結果の値の必要
桁数に応じて増減させればよい。以上詳しく述べたように、本考案によれば少な
いステツプ数で除算を行なうことができる。例え
ば、2Kワード×８ビツト程度の記憶容量を有す
る記憶素子を用い、10進６桁の被除数の一定の値
の除数による除算を行なうには、わずか３ステツ
プの演算処理によつて遂行することができる。したがつて、本考案は高速演算に適しており、
また２進数10進数の変換も必要としないため、桁
数の増加により飛躍的に増加する２進と10進の変
換回路素子を不用にする利点を有する。 The present invention relates to an arithmetic device that has been improved so that decimal values can be divided by a constant divisor without converting them into binary numbers. Conventional division operations are performed using a binary system using an arithmetic circuit that combines an addition/subtraction circuit and a counting circuit. Therefore, it takes a lot of time to calculate, and when the dividend is given in decimal or the quotient of the calculation result is output in decimal, binary numbers and 10
The drawback was that it required a huge amount of conversion circuitry for base numbers. The purpose of this invention is to equivalently perform a direct division operation on a decimal number without converting the dividend given in decimal to a binary number, thereby eliminating the need for a conversion circuit between binary and decimal numbers, and eliminating the need for a conversion circuit between binary and decimal numbers. An object of the present invention is to provide a division arithmetic device whose operation time is shorter than that of conventional division arithmetic devices by reducing the number of additions and subtractions. In order to achieve the above object, a division arithmetic device using a memory element according to the present invention includes a digit switching circuit that allocates the value of each digit of a dividend given in a binary coded decimal number to a plurality of addressing terminals; A group of memory elements provided for each terminal and storing a value obtained by dividing all values corresponding to the value indicated by the address number by a constant value, and a BCD adder;
By supplying an accumulator and a digit selection number, the digit switching circuit supplies the value of the digit of the dividend corresponding to the digit selection number to the storage element group, and generates a value based on the value of this digit and the digit selection number. the value stored in the address of the memory element group to be read out, the read value and the value of the accumulator are added by the adder, and the above operations are sequentially performed in the digit switching circuit. and a control circuit that controls the accumulator to repeat it for each supplied digit selection number and to accumulate the binary coded decimal output of the adder in the accumulator. According to the above configuration, there is no need for a binary-decimal conversion circuit, and the predetermined division is performed by adding the outputs of the memory element groups that store the values divided by the value to be divided for each digit of the dividend. The time is significantly reduced and the purpose of the invention is fully achieved. Hereinafter, the present invention will be explained in more detail with reference to the drawings. FIG. 1 is a block diagram of a division arithmetic device according to the present invention, and is an example in which the dividend is 6 digits. In the figure, A is a dividend expressed in decimal notation of an arbitrary value input to the arithmetic unit. 5 stores the value of the desired digit of the dividend A in memory elements 1 to 5.
This is a digit switching circuit that switches and supplies data to the address designation terminal of No. 4, and the selection of the digit is performed by commands from the control circuit 8. In this embodiment, two digits are selected at a time. In other words, if the digit selection number is 0, the dividend A
The 10 ⁰ digit and 10 ¹ digit number are selected, and the digit selection number is 1.
In the case of , 10 ² digits and 10 ³ digits are selected, and when the digit selection number is 2, 10 ⁴ digits and 10 ⁵ digits are selected and supplied to storage elements 1 to 4. The digit selection number from the control circuit 8 and the two-digit dividend number selected by the digit switching circuit 8 are supplied to the address input terminals of the memory elements 1 to 4, and an address is generated based on these. . Address numbers input to each of the memory elements 1 to 4 are supplied in parallel with the same value at the same time.
The address number of memory elements 1 to 4 is represented by 10 bits, and the upper two bits of these 10 bits are one of the digit selection numbers 0, 1, and 2 from the control circuit 8.
The remaining 8 bits are constituted by any one of the two-digit decimal numbers 00, 01, 02, . . . 99 selectively output by the switching circuit 8. In the switching circuit 5, each digit of the supplied dividend indicates one of these addresses. In each memory element 1 to 4, values shown in Tables 1-1-1/2 to 1-3-2/2 (listed at the end of the detailed explanation of the invention) are stored in advance for all these addresses. has been done. Each address stores the address number of the lower 8 bits, that is, the value of the quotient obtained by dividing the two-digit dividend by a constant divisor B. The calculation operation will now be explained using an example in which a 6-digit decimal number 117888 is input as the dividend A, and this is to be divided by 32 as the divisor B. At the beginning of the calculation, the control circuit 8 resets the BCD adder 6 and the accumulator 7 using a reset signal. Next, the control circuit 8 outputs the digit selection number 2, which causes the switching circuit 5 to output 11, which is the 10 ⁵ -digit and 10 ⁴ -digit number of the dividend, to each of the storage elements 1 to 4, respectively. Therefore, the address number for each memory element 1 to 4 is 211, and from memory element 1 there is ¹⁰⁴ digits of 11×10 ⁴ /32 and 03, which is a ¹⁰³ digit number, and from memory element 2 it is 11× 43, which is 10 ² digits and 10 ¹ digit number of 10 4 /32, is obtained from memory element 3, and 75, which is 10 ⁰ digit and 10 ^-1 digit number of 11×10 ⁴ /32, ^is obtained from memory element 4. The 10 ^-2 digit and 10 ^-3 digit 00 of 11×10 ⁴ /32 are output to the BCD adder 6, respectively. BCD adder 6 is the number of accumulator 7
Add 00000.000 and the output of this storage element, 03437.500. The addition result, 03437.500, is stored in the accumulator 7 by a clock pulse from the control circuit 8. As the next step, the control circuit 8 outputs the digit selection number 1, which causes the switching circuit 5 to select the digit selection number 1.
The 10 ³ -digit and 10 ² -digit numbers 78 are output to each of the memory elements 1 to 4, respectively. Therefore, the address number for each memory element 1 to 4 is 178, and from memory element 1 there are ¹⁰⁴ digits of 78×10 ² /32 and 00, which is ¹⁰³ digits, and from memory element 2,
24 which is 10 ² digits and 10 ¹ digit of 78×10 ² /32 is 37 which is 10 ⁰ digit and 10 ^-1 digit of 78×10 2 /32 from memory element 3, but 78 is from memory element 4 ^. 50, which is the 10 ^-2 digit and 10 ^-3 digit of ×10 ² /32, is output to the BCD adder 6, respectively. BCD adder 6 is the number of accumulator 7
Add 03437.500 and the output of this storage element, 00243.750. The addition result, 03681.250, is stored in the accumulator 7 by a clock pulse from the control circuit 8. Finally, the control circuit 8 outputs digit selection number 0,
As a result, the switching circuit 5 outputs 88, which is the 10 ¹ digit and 10 ⁰ digit of the dividend, to each of the storage elements 1 to 4. Therefore, the address number for each memory element 1 to 4 is
088, and as before, 00 from memory element 1 is
00 from memory element 2, 27 from memory element 3,
50 is output from each memory element 4, and BCD
It is input to an adder 6. BCD adder 6 is the number of accumulators 03681.250
and the output 00002.750 of this memory element are added. The addition result is 03684.000, which is equal to the divisor quotient value of 117888÷32, which means that the division operation was performed without using the binary system. In the above embodiment, the dividend is a maximum of six decimal digits, and four storage elements are used to supply the dividend two digits at a time to each storage element. You can select the number of digits. Further, the number of storage elements, the number of digits of the BCD adder, and the number of digits of the accumulator may be increased or decreased depending on the required number of digits of the value of the division operation result. As described in detail above, according to the present invention, division can be performed with a small number of steps. For example, using a memory element with a storage capacity of approximately 2K words x 8 bits, dividing a fixed value of a 6-digit decimal dividend by a divisor can be accomplished using only 3 steps of arithmetic processing. can. Therefore, the present invention is suitable for high-speed calculation,
In addition, since there is no need to convert binary numbers to decimal numbers, there is an advantage that the number of binary and decimal conversion circuit elements, which increases dramatically as the number of digits increases, becomes unnecessary.

【表】【table】

【表】ただしＢは除数
[Table] However, B is the divisor

【table】

ただしＢは除数
However, B is the divisor

[Brief explanation of the drawing]

第１図は本考案による除算演算装置の実施例を
示すブロツク図である。Ａ……除算演算の被除数、１，２，３，４……
記憶素子、５……BCD加算器、７……アキユム
レータ、８……制御回路、９……桁選択番号、１
０……被除数の２つの桁の値。 FIG. 1 is a block diagram showing an embodiment of a division arithmetic device according to the present invention. A... Dividend of division operation, 1, 2, 3, 4...
Memory element, 5... BCD adder, 7... Accumulator, 8... Control circuit, 9... Digit selection number, 1
0...Value of the two digits of the dividend.

Claims

[Scope of utility model registration request]

a digit switching circuit that allocates the value of each digit of a dividend given in binary coded decimal to a plurality of addressing terminals; and a digit switching circuit provided for each corresponding addressing terminal,
The digit switching is performed by supplying a memory element group, a BCD adder, an accumulator, and a digit selection number that stores values obtained by dividing all values corresponding to the address number by a constant value. A circuit supplies the value of the digit of the dividend corresponding to the digit selection number to the storage element group, and reads the value stored at the address of the storage element group generated by the value of this digit and the digit selection number. The read value and the value of the accumulator are added by the adder, and the above operation is repeated for each digit selection number sequentially supplied to the digit switching circuit. A division arithmetic device using a memory element and a control circuit that controls the accumulator to accumulate binary coded decimal output.