JPH02162419A - Data retrieving circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
扶Ｊυ辷匠
本発明はデータ検索回路に関し、特に複数のエレメント
データのなかから最大若しくは最小のデータを検索する
データ検索回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data search circuit, and more particularly to a data search circuit that searches for maximum or minimum data from a plurality of element data.
良米韮韮
従来この種のデータ検索回路は、２人力比較器を用いＮ
個の比較対象となるデータを順に検索回路に入力して最
小値（あるいは最大値）を求めるという構成になってい
る。これを第３図を用いて詳しく説明する。第３図に示
す検索回路でＮ個（Ｎ≧３）のデータ（Ａ１ 、 Ａ２
、 Ａ３ 、・・・・・・ＡＮ ｌの中の最小値を求
める場合、まず最初のデータＡ１をレジスタ３１にセッ
トする。Conventionally, this type of data retrieval circuit uses two human comparators and N
The configuration is such that the data to be compared are sequentially input to a search circuit to find the minimum value (or maximum value). This will be explained in detail using FIG. The search circuit shown in FIG. 3 searches for N pieces of data (A1, A2
, A3 , . . . , AN When finding the minimum value among l, first set the first data A1 in the register 31.
このとき、２人力比較器３３の比較対象データはレジス
タ３１と３２との内容であるが、レジスタ３２にはレジ
スタ３１と本来比較してはならない内容が入っているの
で、Ａ１をレジスタ３１にセットするのと同時に、回路
として許容されうる最大値を擬似データとしてレジスタ
３２にセットするか、あるいはＡ１をレジスタ３２へも
レジスタ３１と同時にセットするか、あるいは第１回の
比較に際してだけ、レジスタ３２の内容がいかなる値で
あっても選択回路３４がレジスタ３１の出力Ｄ２１を選
択するように回路を制御する。At this time, the data to be compared by the two-man comparator 33 is the contents of registers 31 and 32, but since register 32 contains contents that should not be compared with register 31, A1 is set in register 31. At the same time, set the maximum value allowable for the circuit as pseudo data in the register 32, or set A1 to the register 32 at the same time as the register 31, or set the value of the register 32 only at the first comparison. The selection circuit 34 controls the circuit so that it selects the output D21 of the register 31 regardless of the value of the contents.
２人力比較器３３はレジスタ３１．３２の内容Ｄ２１．
Ｄ２２を入力として２つの値のうち小さい方を示す信
号Ｓ２１を生成し出力するが、もしＤ２１とＤ２２が等
しい値のときには必ずどちらか一方を小さいと判断する
ように構成されている。The two-man power comparator 33 reads the contents of registers 31.32 D21.
With D22 as input, a signal S21 indicating the smaller of the two values is generated and output, but if D21 and D22 are the same value, it is always determined that one of them is smaller.
したがって、データＡ１がレジスタ３１にセットされる
と、第１のサイクルタイムで選択回路３４でＤ２１すな
わちＡ１を選択してＲ２１として出力する。第２のサイ
クルタイムでは、レジスタ３１ヘデータＡ２を、レジス
タ３２へはＲ２１をセットし、２人力比較３３３でＤ２
１とＤ２２、すなわちＡ２とＡ１とを比較して２つのデ
ータのうち小さい方を示す信号５２１を生成する。この
Ｓ２１にもとづいて選択回路３４ではＤ２１とＤ２２の
うちの小さい方の値を選択し出力する。第３のサイクル
タイムではレジスタ３１ヘデータＡ３を、レジスタ３２
へはＲ２１、すなわちデータＡ１とＡ２とを比較した結
果選択された小さい方の値をセットし、第２のサイクル
タイムと同様の処理を行う。Therefore, when data A1 is set in the register 31, the selection circuit 34 selects D21, that is, A1, and outputs it as R21 in the first cycle time. At the second cycle time, data A2 is set in the register 31 and R21 is set in the register 32, and D2 is set in the two-man comparison 333.
1 and D22, that is, A2 and A1, are compared to generate a signal 521 indicating the smaller of the two data. Based on this S21, the selection circuit 34 selects and outputs the smaller value of D21 and D22. At the third cycle time, data A3 is sent to the register 31, and data A3 is sent to the register 32.
is set to R21, that is, the smaller value selected as a result of comparing data A1 and A2, and the same process as the second cycle time is performed.
以下同様の処理を繰返し行うと、第Ｎのサイクルタイム
で比較対象となる最後のデータＡＮをレジスタ３１にセ
ットし、レジスタ３２へは選択回路３３の出力Ｒ２１す
なわち最小値である旧Ｎｕ１ 、 Ａ２ 、 Ａ３ 、
・・・・・・、 ＡＮ−１１をセットすることになる。After repeating the same process, the last data AN to be compared is set in the register 31 at the Nth cycle time, and the output R21 of the selection circuit 33, that is, the minimum value old Nu1, A2, A3,
......, AN-11 will be set.
ここで、前述したのと同様の処理を行うと、選択回路３
４の出力Ｒ２１はＮ個のデータ（ＡＩ 、 Ａ２ 、
Ａ３ 、・・・・・・、ＡＮ ｌの中の最小値になり、
Ｎ個のデータの中の最小値を得ることができる。Here, if the same process as described above is performed, the selection circuit 3
The output R21 of 4 is N data (AI, A2,
A3 ,..., AN becomes the minimum value in l,
The minimum value among N pieces of data can be obtained.
また、Ｎ個のデータの中の最大値を求める場合には、２
人力比較器３３を入力Ｄ２１とＤ２２とに対して２の値
のうち大きい方を示す信号を生成するように構成するか
、２人力比較器３３の構成はそのままにして、選択回路
３４で最小値を求めた際の逆の３択を行うよう構成する
かして、最小値を求めた際と同様の処理を行うようにな
っている。Also, when finding the maximum value among N pieces of data, 2
Either the manual comparator 33 is configured to generate a signal indicating the larger of the two values for the inputs D21 and D22, or the configuration of the two manual comparator 33 is left unchanged and the selection circuit 34 generates a signal indicating the larger of the two values. The same process as when determining the minimum value is performed by making the three choices opposite to those used when determining the minimum value.
上述した従来のデータ検索回路では、１回の比較対象が
２個のデータであるので、順序づけられたＮ個のエレメ
ントデータ（Ｍ−１＞組の中から最小値あるいは最大値
を求める場合のように、非常に多くの要素を持つある集
合の中の最小値あるいは最大値を求めるとき、最終結果
に到るまでの処理の繰返し回数が要素数に比例して増大
し、処理時間が多くかかるという欠点がある。In the above-mentioned conventional data search circuit, since two data items are to be compared at one time, it is difficult to compare the minimum value or maximum value from a set of N ordered element data (M-1>). In other words, when finding the minimum or maximum value in a set with a large number of elements, the number of iterations to reach the final result increases in proportion to the number of elements, and it takes a lot of processing time. There are drawbacks.
丸匪ム且ヱ
本発明の目的は、データ数が多くなってもデータ検索時
間を短縮することが可能なデータ検索回路を提供するこ
とである。SUMMARY OF THE INVENTION An object of the present invention is to provide a data search circuit that can shorten data search time even when the amount of data increases.
１肌立旦メ
本発明によれば、複数のエレメントデータのうち最大若
しくは最小のデータを検索するデータ検索回路であって
、Ｍ−１組（Ｍ≧３）に分割された前記データの各組対
応に設けられ、対応相のデータを順次保持するＭ−１個
のレジスタと、Ｍ入力を有しこれ等Ｍ入力のうち最大若
しくは最小のデータを検出するＭ入力比較手段と、この
検出結果のデータを格納する結果保持レジスタとを含み
、前記Ｍ−Ｌ個のレジスタ及び前記結果保持レジスタの
各出力を前記Ｍ入力比較手段のＭ入力とし、前記各組の
データを対応レジスタへＩｌｉ次導入するようにして最
終的に前記エレメントデータのうち最大若しくは最小の
データを検索するようにしたことを特徴とするデータ検
索回路が得られる。According to the present invention, there is provided a data search circuit that searches for the maximum or minimum data among a plurality of element data, and each set of the data is divided into M-1 sets (M≧3). M-1 registers are provided correspondingly and sequentially hold data of corresponding phases; M input comparison means has M inputs and detects the maximum or minimum data among these M inputs; and a result holding register for storing data, each output of the M-L registers and the result holding register is used as M input of the M input comparison means, and each set of data is introduced into a corresponding register. In this manner, a data search circuit is obtained which is characterized in that it finally searches for the maximum or minimum data among the element data.
尺腹ｙ
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の例の構成を表したものであ
る。まずデータ保持手段であるレジスタ１１〜ＩＭ−１
に検索対象となるＮ個のエレメントデータを持つデータ
集合（Ｍ−１）組（Ａ１１゜Ａ２１．・・・・・・、
ＡＮＩＩ 、 ＋Ａ１２． Ａ２２．・・・・・・、
Ａ１４２）・・・・・・、 ＋ＡＩＨ−１，Ａ２Ｍ−
１，・・・・・・、 ＡＮＨ−１１のそれぞれの１番目
のエレメントデータＡｉｌ、 Ａ１２゜・・・・・・、
ＡＩＭ−１をセットする。FIG. 1 shows the configuration of an example of an embodiment of the present invention. First, registers 11 to IM-1, which are data holding means,
A data set (M-1) group (A11゜A21...,
ANII, +A12. A22.・・・・・・、
A142)..., +AIH-1, A2M-
1,..., each first element data Ail of ANH-11, A12゜......,
Set AIM-1.
Ｍ入力比較回路２はＭ個のレジスタ１１〜ＩＭの出力Ｄ
１〜ＤＨを入力として、最大値を検索するときにはどの
データが最大であるかを（最小値を検索するときにはど
のデータが最小であるかを）示す信号Ｓ１を生成し出力
するように構成されている。この時、結果データ保持レ
ジスタＩＭには比較対象となるデータが格納されていな
いので、結果データ保持レジスタＩＭの出力ＤＨを比較
対象から除外する指示をＭ入力比較回路２に対して制御
回路３は行う、したがって、Ｍ入力比較回路２は（Ｍ−
１＞個のデータの比較を行い、その中の最大値あるいは
最小値を示す信号Ｓ１を生成し出力する。The M input comparison circuit 2 receives the outputs D of M registers 11 to IM.
1 to DH as input, it is configured to generate and output a signal S1 indicating which data is the maximum when searching for the maximum value (which data is the minimum when searching for the minimum value). There is. At this time, since the data to be compared is not stored in the result data holding register IM, the control circuit 3 instructs the M input comparison circuit 2 to exclude the output DH of the result data holding register IM from the comparison object. Therefore, the M input comparator circuit 2 performs (M-
1> data are compared, and a signal S1 indicating the maximum value or minimum value among them is generated and output.
選択手段４はＤＩ 、 Ｄｌ 、・・・・・・、ＤＨを
入力とし、Ｓｌにもとづいて最大値（あるいは最小ｒｉ
）を選択して結果データ保持レジスタＩＭに対して出力
する。The selection means 4 inputs DI, Dl, ..., DH, and selects the maximum value (or minimum ri) based on Sl.
) is selected and output to the result data holding register IM.
第２のサイクルタイムでは、各データ集合の２番目のエ
レメントデータＡ２１． Ａ２２．・・・・・・、Ａ２
Ｍ−１をそれぞれレジスタ１１〜ＩＭ−１ヘセットし、
結果データ保持レジスタＩＭへは前述の検索結果である
最大値ＨＡＸ （Ａ１１． Ａｌ１．・・・・・・、
ＡＩＭ−１）（あるいは最小値旧Ｎ ＋Ａ１１． Ａ
１２．・・・・・・、ＡＩＨ−月）がセットされる。At the second cycle time, the second element data A21 . A22.・・・・・・A2
Set M-1 to registers 11 to IM-1, respectively,
The maximum value HAX (A11.Al1.....,
AIM-1) (or minimum value old N +A11.A
12. ..., AIH-month) is set.
制御回路３はＭ入力比較回路２に対して結果データ保持
レジスタＩＭの出力ＤＨも比較対象になるように指示を
行い、Ｍ入力比較回路２はＭｆｌ！Ｉｔのデータの比較
を行い、その中の最大値（あるいは最小１Ｍ）を示す信
号Ｓ１を生成し出力する０選択手段４はＳｌにもとづい
て最大値（あるいは最小値）を選択して、結果データ保
持レジスタＩＭに対して出力する。The control circuit 3 instructs the M-input comparison circuit 2 to include the output DH of the result data holding register IM as a comparison target, and the M-input comparison circuit 2 instructs the M-input comparison circuit 2 to Mfl! The 0 selection means 4 compares the data of It, generates and outputs a signal S1 indicating the maximum value (or minimum 1M) among them, selects the maximum value (or minimum value) based on Sl, and selects the maximum value (or minimum value) based on the result data. Output to holding register IM.
以下同様に、第Ｎのサイクルタイムまで処理を行うと、
第Ｎ＋１サイクルタイム目にＮｘ（Ｍ−１）個のデータ
＋ ＋Ａ１１． Ａ２１．・・・・・・、 ＡＮｌｌ
。Similarly, if processing is performed until the Nth cycle time,
Nx (M-1) pieces of data + +A11. at the N+1st cycle time. A21. ......, ANll
.
＋Ａ１２． Ａ２２．・・・・・・、 ＡＮ２１ 、・
・・・・・、 （ＡｌＭ−１゜Ａ ２Ｍ−１、・・・
・・・、 ＡＮＨ−１１１の中の最大値（あるいは最小
値）が結果データ保持レジスタＩＭに格納される。+A12. A22. ......, AN21,...
..., (AlM-1゜A 2M-1, ...
..., the maximum value (or minimum value) in ANH-111 is stored in the result data holding register IM.
第２図は本発明の第２の実施例の構成を示したものであ
り、第１図と同等部分は同一符号にて示す０本例では、
Ｍを３としてベクトルレジスタ５゜６の中の最大値（あ
るいは最小値）を求めるのに本発明を用いた場合を示す
。FIG. 2 shows the configuration of a second embodiment of the present invention. Parts equivalent to those in FIG. 1 are denoted by the same reference numerals.
A case will be shown in which the present invention is used to find the maximum value (or minimum value) in the vector register 5.6 with M set to 3.
検索対象となるベクトルデータがベクトルレジスタ５．
６に保持されているものとして、第１のサイクルタイム
で制御回路３から送出される読出し７゛ドレスＲにもと
づいて、ベクトルレジスタ５６はそれぞれの先頭のデー
タを読出してレジス１１．１２ヘセツトする。制御回路
３は、レジスタ１３には比較対象となるデータがないこ
とから、今回の比較対象から除外するように３人力比較
器２に指示Ｃを与える。The vector data to be searched is in the vector register 5.
Based on the read 7 address R sent from the control circuit 3 at the first cycle time, the vector register 56 reads the respective leading data and sets it in the registers 11 and 12. Since there is no data to be compared in the register 13, the control circuit 3 gives an instruction C to the three-person comparator 2 to exclude it from the current comparison.
３人力比較器２は２人力比較器２１〜２３と判定回路２
４とで構成されており、２人力比較器２１はＤＯとＤｌ
とを、２２はＤｌとＤｌとを、２３はＤｌとＤＯとをそ
れぞれ比較し、それぞれ比較情報Ｇｏ 、Ｇ１ 、Ｇ２
を判定回路２４に対して出力する９判定回路２４は比較
情報Ｇｏ 、 Ｇｌ 。The three-man power comparator 2 includes two man-power comparators 21 to 23 and a judgment circuit 2.
4, and the two-man power comparator 21 is composed of DO and Dl.
, 22 compares Dl and Dl, and 23 compares Dl and DO, respectively, and obtain comparison information Go, G1, G2, respectively.
The 9-determination circuit 24 outputs the comparison information Go, Gl to the determination circuit 24.
Ｇ２からＤｏ 、ＤＩ 、Ｄｌの中の最大Ｖｉ（あるい
は最小ｆｉｉ）に対応した指示信号Ｓ１を生成し、選択
手段４に対して出力するものである。An instruction signal S1 corresponding to the maximum Vi (or minimum fii) among Do, DI, and Dl is generated from G2 and output to the selection means 4.
第１のサイクルタイムでの比較では、ＤＯとＤｌだけが
その対象となるので、２個のデータを比較する指示信号
Ｓ１を生成して選択手段４に対して出力する０選択手段
４では、Ｄｏ 、 ＤＩ 、 Ｄｌを入力として（旨示
信号Ｓ１にもとづいて最大値（あるいは最小値）を選択
し、結果データレジスタ１３へ出力する。In the comparison at the first cycle time, only DO and Dl are to be compared, so the 0 selection means 4, which generates the instruction signal S1 for comparing the two data and outputs it to the selection means 4, selects DO and Dl. , DI, and Dl as inputs (the maximum value (or minimum value) is selected based on the indication signal S1, and is output to the result data register 13.
第２のサイクルタイムでは、制御回路３から送出される
読出しアドレスＲにもとづいてベクトルレジスタ５．６
はそれぞれ次のデータを読出してレジスタ１１．１２ヘ
セツトする。また、結果レジスタ１３へは前述したＤＯ
とＤｌのうちの大きい方あるいは小さい方がセットされ
る。At the second cycle time, the vector register 5.6 is read based on the read address R sent from the control circuit 3.
read the next data and set it in registers 11 and 12, respectively. In addition, the above-mentioned DO is sent to the result register 13.
The larger or smaller of Dl and Dl is set.
制御回路３は３人力比較器２に比較対象が３個であるこ
とを指示Ｃにより与える。３人力比較器２はＤＯとＤｌ
とＤｌとの比較を行い、３個の中の最大値（あるいは最
小値）に対応する指示信号Ｓ１を生成して選択手段４に
対して出力し、選択手段４はその指示信号Ｓ１にもとづ
いてＤｏ 、 Ｄｌ、Ｄｌの中の最大値（あるいは最小
値）を選択し、結果レジスタ１３へ出力する。The control circuit 3 gives an instruction C to the three-man power comparator 2 that there are three objects to be compared. 3 human power comparator 2 is DO and Dl
is compared with Dl, and an instruction signal S1 corresponding to the maximum value (or minimum value) among the three is generated and outputted to the selection means 4, and the selection means 4 based on the instruction signal S1. The maximum value (or minimum value) among Do, Dl, and Dl is selected and output to the result register 13.
この処理を繰返し行うと、第Ｎ＋１サイクルタイム目に
ベクトルレジスタ５．６の中の最大値（あるいは最小Ｖ
ｉ）が結果レジスタ１３に格納される。When this process is repeated, the maximum value (or minimum V
i) is stored in the result register 13.
ここで、３人力比較器２についてさらに詳しく説明する
。２人力比較器２１は比較対象となる２つのデータを入
力として、比較情報ＧＯを生成し出力するものであるが
、その比較情報ＧＯは、例えば２人力比較器に入力する
データをＡとＢとすると、Ａ＜Ｂの時＜０．１）、Ａ＝
Ｂの時（１１）、Ａ＞Ｂの時（１，Ｏ）と表すような信
号によって大小関係を示すものである。２人力比較器２
２．２３も同様の構成である。Here, the three-man power comparator 2 will be explained in more detail. The two-manpower comparator 21 inputs two data to be compared and generates and outputs comparison information GO. For example, the comparison information GO is generated by inputting data A and B to the two-manpower comparator. Then, when A<B<0.1), A=
The magnitude relationship is indicated by a signal such as (11) when B and (1, O) when A>B. 2-person comparator 2
2.23 also has a similar configuration.
３個の２人力比較器２１〜２３で生成されたそれぞれの
比較情報をもとにして、判定回路２４は、比較情報がそ
れぞれＧｏ ＝ （ＰＯ、ＱＯ） 、 Ｇ１＝ （Ｐｌ
、 Ｑｌ ） 、 Ｇ２ ＝ （Ｐ２ 、 Ｇ２ ）
で表されているとして、最大値検索の時は指示信号５＝
（ＸＡ、ＸＢ、ＸＣ）を、最小値検索の時は指示信号Ｓ
＝ （ＮＡ、ＮＢ、ＮＣ）を１次の論理式により生成す
るものとする。Based on the comparison information generated by the three two-man power comparators 21 to 23, the determination circuit 24 determines that the comparison information is Go = (PO, QO), G1 = (Pl
, Ql), G2 = (P2, G2)
Assuming that when searching for the maximum value, the instruction signal 5=
(XA, XB, XC), the instruction signal S when searching for the minimum value
= (NA, NB, NC) shall be generated by a first-order logical expression.
ＸＡ＝ＰＯ−０２
ＸＢ＝Ｐ１ ・ＱＯ
ＸＣ＝Ｐ２ ・Ｑｌ
ＮＡ＝Ｐ２ ・ＱＯ
ＮＢ＝ＰＯ−ＱＩ
ＮＣ＝Ｐ１ ・Ｇ２
３人カデータをＡ、Ｂ、Ｃとすると、これ等データＡ、
Ｂ、Ｃの大小関係に応じて、判定回路２４は次の指示信
号Ｓを生成することになる。XA=PO-02 XB=P1 ・QO
Depending on the magnitude relationship between B and C, the determination circuit 24 generates the next instruction signal S.
データＣが最大値（Ａ、Ｂ＜Ｃ）の時：（ＸＡ、ＸＢ、
ＸＣ）＝ （０，０，１＞データＢが最大値（Ａ、ＣＡ
Ｂ）の時；（ＸＡ、ＸＢ、ＸＣ）＝ （０，１，０）デ
ータＢとＣが最大値（Ａ＜Ｂ＝Ｃ）の時；（ＸＡ、ＸＢ
、ｘｃ）＝ （０，１，１）データ八が最大値（Ｂ、Ｃ
＜Ａ）の時；（ＸＡ、ＸＢ、ＸＣ）＝ （１，０，Ｏ）
データＡとＣが最大値（Ｂ＜Ａ＝Ｃ＞の時；（ＸＡ、Ｘ
Ｂ、ＸＣ）＝ （１，０，１）データＡとＢが最大１
ｉｆｉ （Ｃ＜Ｂ＝Ｃ）の時；（ＸＡ、ＸＢ、ＸＣ）＝
（１，１，０）データＡとＢとＣがすべて等しい（Ａ
＝Ｂ＝Ｃ）の時；
（ＸＡ、ＸＢ、ＸＣ）＝（１，１，１）データＣが最小
値（Ｃ＜Ａ、Ｂ）の時：（ＮＡ、ＮＢ、ＮＣ）＝（０，
０，１）デー９Ｕ３が最小ｆｉａ（Ｂ＜Ａ、Ｃ）の時；
（ＮＡ、ＮＢ、ＮＣ）＝ （０，１，０）データＢとＣ
が最小値（Ｂ＝Ｃ＜Ａ）の時；（ＮＡ、ＮＢ、ＮＣ）＝
（０，１，１）データＡが最小１ｉ１ｉ （Ａ＜Ｂ、
Ｃ）の時；（ＮＡ、ＮＢ、ＮＣ）＝ （１，Ｏ，Ｏ）デ
ータＡとＣが最小値（Ａ＝Ｃ＜Ｂ）の時：（ＮＡ、ＮＢ
、ＮＣ）＝ （１，０，１）データＡとＢが最小（１（
（Ａ＝Ｂ＜Ｃ）の時：（ＮＡ、ＮＢ、ＮＣ）＝ （１，
１，Ｏ）データＡとＢとＣがすべて等しい（Ａ＝Ｂ＝Ｃ
）の時；
（ＮＡ、ＮＢ、ＮＣ）＝（１，１，１）北ユじと汲里
この様に、本発明によれば、多数のデータを複数組に分
割しておき、これ等各組の対応する番号データ同士を１
度に比較する構成としているので、処理時間が大幅に短
縮できるという効果がある。When data C is the maximum value (A, B < C): (XA, XB,
XC) = (0,0,1>Data B is the maximum value (A, CA
B); (XA, XB, XC) = (0, 1, 0) When data B and C are maximum values (A<B=C); (XA, XB
, xc) = (0, 1, 1) data 8 is the maximum value (B, C
When <A); (XA, XB, XC) = (1,0,O)
Data A and C are maximum values (when B<A=C>; (XA,
B, XC) = (1,0,1) Data A and B are maximum 1
ifi (C<B=C); (XA, XB, XC)=
(1, 1, 0) Data A, B, and C are all equal (A
=B=C); (XA, XB, XC) = (1, 1, 1) When data C is the minimum value (C<A, B): (NA, NB, NC) = (0,
0, 1) When day 9U3 is minimum fia (B<A, C);
(NA, NB, NC) = (0, 1, 0) data B and C
When is the minimum value (B=C<A); (NA, NB, NC)=
(0,1,1) Data A is minimum 1i1i (A<B,
C): (NA, NB, NC) = (1, O, O) When data A and C are the minimum value (A = C < B): (NA, NB
, NC) = (1,0,1) data A and B are minimum (1(
When (A=B<C): (NA, NB, NC)= (1,
1, O) Data A, B, and C are all equal (A=B=C
): (NA, NB, NC) = (1, 1, 1) Kitayuji and Kuniri In this way, according to the present invention, a large amount of data is divided into multiple sets, and each of these Set the corresponding number data of the set to 1
Since the configuration is such that comparisons are made at the same time, the processing time can be significantly reduced.
第１図は本発明の実施例のプロ・ツク図、第２図は本発
明の他の実施例のブロック図、第３図は従来技術を示す
ブロック図である。
主要部分の符号の説明
２・・・・・・Ｍ入力比較回路
３・・・・・・制御回路
１１〜ＩＭ・・・・・・レジスタFIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of another embodiment of the present invention, and FIG. 3 is a block diagram showing the prior art. Explanation of symbols of main parts 2...M input comparison circuit 3...Control circuit 11 to IM...Register
Claims (1)
のデータを検索するデータ検索回路であって、Ｍ−１組
（Ｍ≧３）に分割された前記データの各組対応に設けら
れ、対応組のデータを順次保持するＭ−１個のレジスタ
と、Ｍ入力を有しこれ等Ｍ入力のうち最大若しくは最小
のデータを検出するＭ入力比較手段と、この検出結果の
データを格納する結果保持レジスタとを含み、前記Ｍ−
１個のレジスタ及び前記結果保持レジスタの各出力を前
記Ｍ入力比較手段のＭ入力とし、前記各組のデータを対
応レジスタへ順次導入するようにして最終的に前記エレ
メントデータのうち最大若しくは最小のデータを検索す
るようにしたことを特徴とするデータ検索回路。(1) A data search circuit for searching for the maximum or minimum data among a plurality of element data, which is provided for each set of the data divided into M-1 sets (M≧3), and is provided for each set of the data divided into M-1 sets (M≧3). M-1 registers that sequentially hold data, M input comparison means that has M inputs and detects the maximum or minimum data among these M inputs, and a result holding register that stores the data of the detection result. and the M-
The respective outputs of one register and the result holding register are used as M inputs of the M input comparison means, and each set of data is sequentially introduced into the corresponding register, so that the maximum or minimum of the element data is finally determined. A data search circuit characterized in that it searches for data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31729888A JPH02162419A (en) | 1988-12-15 | 1988-12-15 | Data retrieving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31729888A JPH02162419A (en) | 1988-12-15 | 1988-12-15 | Data retrieving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162419A true JPH02162419A (en) | 1990-06-22 |
Family
ID=18086663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31729888A Pending JPH02162419A (en) | 1988-12-15 | 1988-12-15 | Data retrieving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162419A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165279A (en) * | 2006-12-27 | 2008-07-17 | Nec Computertechno Ltd | Vector arithmetic unit and its method |
| JP2010224818A (en) * | 2009-03-23 | 2010-10-07 | Nec System Technologies Ltd | Data selection device, data selection method and program |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298625A (en) * | 1987-05-29 | 1988-12-06 | Nec Corp | Comparing device |
-
1988
- 1988-12-15 JP JP31729888A patent/JPH02162419A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298625A (en) * | 1987-05-29 | 1988-12-06 | Nec Corp | Comparing device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165279A (en) * | 2006-12-27 | 2008-07-17 | Nec Computertechno Ltd | Vector arithmetic unit and its method |
| JP2010224818A (en) * | 2009-03-23 | 2010-10-07 | Nec System Technologies Ltd | Data selection device, data selection method and program |
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