JPH0215952B2 - - Google Patents
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- JPH0215952B2 JPH0215952B2 JP56099751A JP9975181A JPH0215952B2 JP H0215952 B2 JPH0215952 B2 JP H0215952B2 JP 56099751 A JP56099751 A JP 56099751A JP 9975181 A JP9975181 A JP 9975181A JP H0215952 B2 JPH0215952 B2 JP H0215952B2
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- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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Description
【発明の詳細な説明】
本発明は、ダイナミツクRAM用リフレツシユ
回路に関し、特にマイクロプログラム制御形処理
装置におけるダイナミツクRAM用リフレツシユ
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a refresh circuit for dynamic RAM, and more particularly to a refresh circuit for dynamic RAM in a microprogram controlled processing device.
一般にダイナミツクRAMを使用する記憶装置
においては、記憶内容を保持しておくために一定
の周期時間内にリフレツシユを行う必要がある。
このリフレツシユを行う周期は、使用素子に固有
のものであり、例えば16k、64kビツト容量のメ
モリにおいては一般的には、15μs／サイクルであ
る場合が多い。以下、この周期時間をリフレツシ
ユサイクル時間と呼ぶものとする。 Generally, in a storage device using dynamic RAM, it is necessary to refresh the memory within a certain period of time in order to retain the stored contents.
The frequency at which this refresh is performed is specific to the device used, and is generally 15 μs/cycle for memories with a capacity of 16k or 64k bits, for example. Hereinafter, this cycle time will be referred to as refresh cycle time.
従来、ダイナミツクRAMを使用する記憶装置
を具備するマイクロプログラム制御方式の処理装
置においては、ダイナミツクRAMのリフレツシ
ユは、第１図に示されるように専用のリフレツシ
ユ制御回路によりハードウエア的に実行されてい
る。第１図の処理装置１は、リフレツシユ制御回
路１１、マイクロプログラム処理部１２、アクセ
ス制御回路１３、ダイナミツクRAMを用いた記
憶装置１４を具備する。処理装置１において、リ
フレツシユ制御回路１１は、一定のリフレツシユ
サイクル時間においてアクセス制御回路１３を介
して記憶装置１４のリフレツシユを実行する。マ
イクロプログラム処理部１２には、マイクロ命令
制御回路１２２および記憶装置１４のためのリー
ド・ライト制御回路１２１が設けられ、それによ
り、マイクロ命令の内容に応じて記憶装置１４の
読出しおよび書込みを実行する。 Conventionally, in a microprogram-controlled processing device equipped with a storage device that uses dynamic RAM, refreshing of the dynamic RAM is performed in hardware by a dedicated refresh control circuit, as shown in FIG. . The processing device 1 shown in FIG. 1 includes a refresh control circuit 11, a microprogram processing section 12, an access control circuit 13, and a storage device 14 using dynamic RAM. In the processing device 1, the refresh control circuit 11 refreshes the storage device 14 via the access control circuit 13 during a constant refresh cycle time. The microprogram processing unit 12 is provided with a microinstruction control circuit 122 and a read/write control circuit 121 for the storage device 14, which reads and writes to the storage device 14 according to the contents of the microinstruction. .
従つて、第１図の処理装置においては、マイク
ロ命令とは無関係にリフレツシユ制御回路１１に
より記憶装置１４のリフレツシユが実行されるた
めに、アクセス制御回路１３においては、リフレ
ツシユ動作時にマイクロ命令による読出しおよび
書込みを禁止する等の相当に複雑な制御動作が必
要とされる。また、このような制御動作によりマ
イクロプログラム制御が制約されるという問題が
ある。 Therefore, in the processing device shown in FIG. 1, since the refresh control circuit 11 executes the refresh of the storage device 14 regardless of the microinstruction, the access control circuit 13 performs reading and processing by the microinstruction during the refresh operation. Quite complex control actions, such as inhibiting writing, are required. Furthermore, there is a problem in that microprogram control is restricted by such control operations.
本発明の主な目的は、前記の従来形の問題点に
かんがみ、マイクロプログラム制御形処理装置に
おいて、ダイナミツクRAMのリフレツシユ動作
を記憶装置のアクセス動作と見なすという着想に
もとづいて、リフレツシユ動作をマイクロ命令に
より実行することができるリフレツシユ回路を提
供し、それにより、処理装置の構成を簡単化する
ことにある。 In view of the above-mentioned problems of the conventional type, the main object of the present invention is to perform a refresh operation using a microinstruction based on the idea that a refresh operation of a dynamic RAM is regarded as an access operation of a storage device in a microprogram-controlled processing device. It is an object of the present invention to provide a refresh circuit that can be executed by the following methods, thereby simplifying the configuration of a processing device.
本発明においては、ダイナミツクRAMを使用
する記憶装置において、該ダイナミツクRAMの
リフレツシユを、該処理装置を包含するマイクロ
プログラム制御形処理装置におけるマイクロ命令
により実行させ、該処理装置がリフレツシユマイ
クロ命令以外のマイクロ命令を実行しているとき
に該ダイナミツクRAMのリフレツシユサイクル
時間に達した場合に該リフレツシユマイクロ命令
を該実行中のマイクロ命令の終了後に起動させる
ようにし、該処理装置における特定のマイクロ命
令の処理時間が該ダイナミツクRAMのリフレツ
シユサイクル時間を超える場合には該特定のマイ
クロ命令自体において該ダイナミツクRAMのリ
フレツシユを実行させるようにした、ダイナミツ
クRAM用リフレツシユ回路が提供される。 In the present invention, in a storage device using a dynamic RAM, refreshing of the dynamic RAM is executed by a microinstruction in a microprogram-controlled processing device including the processing device, and the processing device uses a microinstruction other than the refresh microinstruction. If the refresh cycle time of the dynamic RAM is reached while a microinstruction is being executed, the refresh microinstruction is activated after the microinstruction being executed is completed, and the specific microinstruction in the processing device is activated. A refresh circuit for a dynamic RAM is provided, which refreshes the dynamic RAM in the specific microinstruction itself when the processing time exceeds the refresh cycle time of the dynamic RAM.
本発明の一実施例としてのダイナミツクRAM
用リフレツシユ回路が第２図に示される。第２図
において、処理装置２は、マイクロ命令処理回路
２１、マイクロリフレツシユリクエスト
（MRFRQ）発生回路２２、および、ダイナミツ
クRAMを用いた記憶装置２３を有する。マイク
ロ命令処理回路２１には、プログラムリフレツシ
ユリクエスト（PRFRQ）発生回路２１１、ゲー
ト回路２１２、リフレツシユ起動回路２１３が設
けられる。MRFRQ発生回路２２は、リフレツシ
ユサイクル時間によるマイクロリフレツシユリク
エスト信号SAを発生し、PRFRQ発生回路２１１
は、リフレツシユサイクル時間を超える処理時間
を要するマイクロ命令自身によるプログラムリフ
レツシユリクエスト信号SBを発生する。 Dynamic RAM as an embodiment of the present invention
A refresh circuit is shown in FIG. In FIG. 2, the processing device 2 includes a microinstruction processing circuit 21, a microrefresh request (MRFRQ) generation circuit 22, and a storage device 23 using dynamic RAM. The microinstruction processing circuit 21 is provided with a program refresh request (PRFRQ) generation circuit 211, a gate circuit 212, and a refresh activation circuit 213. The MRFRQ generation circuit 22 generates a micro refresh request signal S A based on the refresh cycle time, and the PRFRQ generation circuit 211
generates a program refresh request signal S B by the microinstruction itself, which requires processing time exceeding the refresh cycle time.
第２図のリフレツシユ回路の動作が第３図の動
作説明図を用いて以下に説明される。第２図にお
いて、Ａ，Ｂ，Ｃ…Ｏであらわされる通常のマイ
クロ命令が順次実行されている場合にリフレツシ
ユマイクロ命令REFがどのように実行されるか
が示される。第２図のマイクロ命令処理回路２１
は、通常のマイクロ命令ＡおよびＢを実行し次に
本来マイクロ命令Ｃを実行することになるが、Ｂ
の実行中にMRFRQ発生回路２２からマイクロリ
フレツシユリクエスト信号SAがゲート回路２１
２を介してリフレツシユ起動回路２１３に伝送さ
れたためにマイクロ命令Ｂの処理が終了した後に
リフレツシユマイクロ命令REFが実行され、リ
フレツシユ起動信号SCが記憶装置２３および
MRFRQ発生回路２２に供給される。記憶装置２
３においてはリフレツシユ起動信号SCによりリフ
レツシユ動作が実行される。また、MRFRQ発生
回路２２においては、信号SCによりマイクロリフ
レツシユリクエスト信号SAがリセツトされる。 The operation of the refresh circuit shown in FIG. 2 will be explained below using the operation diagram shown in FIG. In FIG. 2, it is shown how the refresh microinstruction REF is executed when normal microinstructions represented by A, B, C, . . . , O are being executed sequentially. Microinstruction processing circuit 21 in FIG.
would normally execute microinstructions A and B and then microinstruction C, but B
During the execution of MRFRQ generation circuit 22, micro refresh request signal S A is sent to gate circuit 21.
2 to the refresh activation circuit 213, the refresh microinstruction REF is executed after the processing of the microinstruction B is completed, and the refresh activation signal SC is sent to the storage device 23 and
The signal is supplied to the MRFRQ generation circuit 22. Storage device 2
At step 3, the refresh operation is executed by the refresh activation signal SC . Furthermore, in the MRFRQ generation circuit 22, the micro refresh request signal SA is reset by the signal SC .
リフレツシユマイクロ命令REFが実行された
後に、通常のマイクロ命令Ｃ，Ｄ，Ｅが実行され
る。一方、MRFRQ発生回路２２は、マイクロリ
フレツシユリクエスト信号がリセツトされた時点
からリフレツシユサイクル時間に達した時に再び
マイクロリフレツシユリクエスト信号SAを発生
させ、それにより、マイクロ命令Ｅの終了後にリ
フレツシユマイクロ命令REFが実行される。以
後、再び通常のマイクロ命令Ｆ，Ｇ，Ｈが実行さ
れる。ところで、マイクロ命令Ｈは、リフレツシ
ユサイクル時間をはるかに超える実行時間を必要
とするために、Ｈの実行中にマイクロ命令Ｈ自体
にプログラムされているリフレツシユ命令により
リフレツシユが起動される。従つて、マイクロ命
令Ｈの実行中には、PRFRQ発生回路２１１から
のプログラムリフレツシユリクエスト信号SBによ
りリフレツシユ起動回路２１３が、リフレツシユ
起動信号SCを発生する。 After the refresh microinstruction REF is executed, normal microinstructions C, D, and E are executed. On the other hand, the MRFRQ generation circuit 22 generates the micro-refresh request signal S A again when the refresh cycle time has elapsed from the point in time when the micro-refresh request signal was reset. Microinstruction REF is executed. Thereafter, normal microinstructions F, G, and H are executed again. By the way, since microinstruction H requires an execution time that far exceeds the refresh cycle time, refresh is activated by a refresh instruction programmed in microinstruction H itself while microinstruction H is being executed. Therefore, during execution of microinstruction H, refresh activation circuit 213 generates refresh activation signal SC in response to program refresh request signal S B from PRFRQ generation circuit 211.
MRFRQ発生回路２２は、PRFRQ発生回路２
１１により生じたリフレツシユ起動信号SCによつ
てもリセツトされる。マイクロ命令Ｈの実行中に
プログラムリフレツシユ動作が２度実行され、マ
イクロ命令Ｈの処理が終了すると、通常のマイク
ロ命令Ｉ，Ｊ，Ｋが実行される。マイクロ命令Ｋ
が終了した後に再びMRFRQ発生回路からの信号
SAによりリフレツシユマイクロ命令REFが実行
される。以後、同様にして、マイクロ命令Ｌ，
Ｍ，Ｎが実行され、次にリフレツシユマイクロ命
令REFが実行され、その後に再び通常のマイク
ロ命令Ｏが実行される。なお、マイクロ命令自体
によりリフレツシユ動作が起動される場合には、
リフレツシユマイクロ命令の実行によるプログラ
ム処理の中断は生じない。 MRFRQ generation circuit 22 is PRFRQ generation circuit 2
It is also reset by the refresh activation signal S C generated by 11. A program refresh operation is executed twice during the execution of microinstruction H, and when the processing of microinstruction H is completed, normal microinstructions I, J, and K are executed. microinstruction K
signal from the MRFRQ generation circuit again after
The refresh microinstruction REF is executed by S A. Thereafter, microinstructions L,
M and N are executed, then the refresh microinstruction REF is executed, and then the normal microinstruction O is executed again. Note that if the refresh operation is activated by the microinstruction itself,
Execution of the refresh microinstruction does not interrupt program processing.
このように、第２図のリフレツシユ回路におい
ては、記憶装置のリフレツシユ動作をマイクロ命
令化することにより、プログラム制御によりリフ
レツシユ動作が実行される。 In this manner, in the refresh circuit of FIG. 2, the refresh operation of the storage device is converted into microinstructions, so that the refresh operation is executed under program control.
本発明によれば、マイクロプログラム制御形処
理装置において、記憶装置のリフレツシユ動作を
マイクロ命令化することができ、それにより、処
理装置の構成を簡単化することができる。 According to the present invention, in a microprogram-controlled processing device, the refresh operation of a storage device can be converted into a microinstruction, thereby simplifying the configuration of the processing device.
第１図は、従来形のダイナミツクRAM用リフ
レツシユ回路を示す回路図、第２図は、本発明の
一実施例としてのダイナミツクRAM用リフレツ
シユ回路を示す回路図、第３図は、第２図のリフ
レツシユ回路の動作説明図である。
（符号の説明）、１……処理装置、１１……リ
フレツシユ制御回路、１２……マイクロプログラ
ム処理部、１３……アクセス制御装置、１４……
記憶装置、１２１……リード・ライト制御装置、
１２２……マイクロ命令制御回路、２……処理装
置、２１……マイクロ命令処理回路、２２……
MRFRQ発生回路、２３……記憶装置、２１１…
…PRFRQ発生回路、２１２……ゲート回路、２
１３……リフレツシユ起動回路。
FIG. 1 is a circuit diagram showing a conventional dynamic RAM refresh circuit, FIG. 2 is a circuit diagram showing a dynamic RAM refresh circuit as an embodiment of the present invention, and FIG. FIG. 3 is an explanatory diagram of the operation of the refresh circuit. (Explanation of symbols), 1...processing device, 11...refresh control circuit, 12...microprogram processing section, 13...access control device, 14...
Storage device, 121...read/write control device,
122... Micro instruction control circuit, 2... Processing device, 21... Micro instruction processing circuit, 22...
MRFRQ generation circuit, 23...Storage device, 211...
...PRFRQ generation circuit, 212...gate circuit, 2
13...Refresh starting circuit.
Claims (1)
リフレツシユ回路であつて、該ダイナミツク
RAMのリフレツシユを、該記憶装置を包含する
マイクロプログラム制御形処理装置におけるマイ
クロ命令により実行させ、該処理装置がリフレツ
シユマイクロ命令以外のマイクロ命令を実行して
いるときに、該ダイナミツクRAMのリフレツシ
ユサイクル時間に達した場合に該リフレツシユマ
イクロ命令を該実行中のマイクロ命令の終了後に
起動させるようにしたダイナミツクRAM用リフ
レツシユ回路において、 該リフレツシユマイクロ命令以外のマイクロ命
令のうち処理時間が該ダイナミツクRAMのリフ
レツシユサイクル時間を超える特定のマイクロ命
令については、該特定のマイクロ命令中に予めリ
フレツシユ命令を組み込み、該処理装置における
該特定のマイクロ命令の実行の際には該特定のマ
イクロ命令自体において該ダイナミツクRAMの
リフレツシユを実行させるようにしたことを特徴
とするダイナミツクRAM用リフレツシユ回路。[Scope of Claims] 1. A refresh circuit for a storage device using dynamic RAM, which
A refresh of the dynamic RAM is executed by a microinstruction in a microprogram-controlled processing device including the storage device, and when the processing device is executing a microinstruction other than the refresh microinstruction, the dynamic RAM is refreshed. In a dynamic RAM refresh circuit that starts the refresh microinstruction after the completion of the currently executing microinstruction when the cycle time is reached, the processing time of the dynamic RAM among the microinstructions other than the refresh microinstruction is For a specific microinstruction that exceeds the refresh cycle time of RAM, a refresh instruction is incorporated in the specific microinstruction in advance, and when the specific microinstruction is executed in the processing device, the specific microinstruction itself is A refresh circuit for dynamic RAM, characterized in that the dynamic RAM is refreshed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099751A JPS581888A (en) | 1981-06-29 | 1981-06-29 | Refreshing circuit for dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099751A JPS581888A (en) | 1981-06-29 | 1981-06-29 | Refreshing circuit for dynamic ram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581888A JPS581888A (en) | 1983-01-07 |
| JPH0215952B2 true JPH0215952B2 (en) | 1990-04-13 |
Family
ID=14255691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099751A Granted JPS581888A (en) | 1981-06-29 | 1981-06-29 | Refreshing circuit for dynamic ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581888A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171692A (en) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | Microprocessor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5254342A (en) * | 1975-10-30 | 1977-05-02 | Toshiba Corp | Dynamic memory refreshing |
| JPS5562590A (en) * | 1978-10-30 | 1980-05-12 | Oki Electric Ind Co Ltd | Microprogram control system |
-
1981
- 1981-06-29 JP JP56099751A patent/JPS581888A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5254342A (en) * | 1975-10-30 | 1977-05-02 | Toshiba Corp | Dynamic memory refreshing |
| JPS5562590A (en) * | 1978-10-30 | 1980-05-12 | Oki Electric Ind Co Ltd | Microprogram control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581888A (en) | 1983-01-07 |
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