JPH0215498A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0215498A JPH0215498A JP63165306A JP16530688A JPH0215498A JP H0215498 A JPH0215498 A JP H0215498A JP 63165306 A JP63165306 A JP 63165306A JP 16530688 A JP16530688 A JP 16530688A JP H0215498 A JPH0215498 A JP H0215498A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000007599 discharging Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に電気的に
書き換え・消去可能な絖み出し専用記憶装置（以下、Ｅ
ＥＰＲＯＭと略称する）のワード線選択回路に関するも
のである。
書き換え・消去可能な絖み出し専用記憶装置（以下、Ｅ
ＥＰＲＯＭと略称する）のワード線選択回路に関するも
のである。
一般に、ｇＥＰＲＯＭは、少くとも行及び列方向にアレ
イ状に配置され、電気的に情報の書き込み・消去可能な
メモリトランジスタを含む複数個のメモリセルと、外部
から入力されたアドレス信号をデコードし、行及び列方
向の選択を行なう行及び列選択回路、いわゆるロワデコ
ーダ及びコラムデコーダを備えている。このロウデコー
ダは、外部から入力したアドレス入力に対応したワード
線のみを高レベル（以下、「Ｈ」）に立上げ１択）、そ
の他のワード線は低レベル（以下、ｒＬＪ）Ｋ立下げる
（非選択）ためのものである。そして、ロワデコーダは
、メモリセルアレイ脇に配置されるため、ｚｆコーダで
アドレス入力の内の一部をデコードしておき、その出力
線をメモリセルアレイ脇に配置して、素子数を抑え、占
有面積の低減を図っている。また、ワード線には、複数
個のメモリセルが接続されているため、その浮遊容量が
大となる。従って、高集積・高速アクセスのためには、
素子数、トランジスタサイズを抑えつつ、ワード線の立
上りを早くすることが必要である。
イ状に配置され、電気的に情報の書き込み・消去可能な
メモリトランジスタを含む複数個のメモリセルと、外部
から入力されたアドレス信号をデコードし、行及び列方
向の選択を行なう行及び列選択回路、いわゆるロワデコ
ーダ及びコラムデコーダを備えている。このロウデコー
ダは、外部から入力したアドレス入力に対応したワード
線のみを高レベル（以下、「Ｈ」）に立上げ１択）、そ
の他のワード線は低レベル（以下、ｒＬＪ）Ｋ立下げる
（非選択）ためのものである。そして、ロワデコーダは
、メモリセルアレイ脇に配置されるため、ｚｆコーダで
アドレス入力の内の一部をデコードしておき、その出力
線をメモリセルアレイ脇に配置して、素子数を抑え、占
有面積の低減を図っている。また、ワード線には、複数
個のメモリセルが接続されているため、その浮遊容量が
大となる。従って、高集積・高速アクセスのためには、
素子数、トランジスタサイズを抑えつつ、ワード線の立
上りを早くすることが必要である。
第２図は従来のＥＥＦＲＯＭのロウデコーダの概略構成
図であり、ここでは、説明の便宜上１つのワード線を選
択する場合を示す。同図において、１はロワアドレス信
号Ａｉｎが入力される論理グー ） １ ｌ とインバ
ータ１２とから成るプリロウデコーダ、１１及び１２は
メモリセル９のワード線１０を充放電するためのワード
線ドライバ用のトランジスタであり、このトランジスタ
１１のドレイン側が、２デコーダ出力ＶＤが入力される
信号線８１に接続され、トランジスタ１２のソース側が
接地されている。１３は高電圧カット用トランジスタ、
１４及び１５は充放電用トランジスタ、１６は昇圧用コ
ンデンサであシ、これらトランジスタ１４．１５とコン
デンサ１６とから高電圧切換えスイッチ回路が構成され
ている。この時、−方のトランジスタ１４のドレイン側
は高電圧ＶＰＰが供給される信号線８２に接続され、そ
のゲートが前記ワード線１０に接続されている。また、
このトランジスタ１４のゲート・ノース間には、ダイオ
ード接続のトランジスタ１５が接続され、そのソース側
が、コンデンサ１６を介してクロックφが入力されるク
ロック信号線Ｔに接続されている。
図であり、ここでは、説明の便宜上１つのワード線を選
択する場合を示す。同図において、１はロワアドレス信
号Ａｉｎが入力される論理グー ） １ ｌ とインバ
ータ１２とから成るプリロウデコーダ、１１及び１２は
メモリセル９のワード線１０を充放電するためのワード
線ドライバ用のトランジスタであり、このトランジスタ
１１のドレイン側が、２デコーダ出力ＶＤが入力される
信号線８１に接続され、トランジスタ１２のソース側が
接地されている。１３は高電圧カット用トランジスタ、
１４及び１５は充放電用トランジスタ、１６は昇圧用コ
ンデンサであシ、これらトランジスタ１４．１５とコン
デンサ１６とから高電圧切換えスイッチ回路が構成され
ている。この時、−方のトランジスタ１４のドレイン側
は高電圧ＶＰＰが供給される信号線８２に接続され、そ
のゲートが前記ワード線１０に接続されている。また、
このトランジスタ１４のゲート・ノース間には、ダイオ
ード接続のトランジスタ１５が接続され、そのソース側
が、コンデンサ１６を介してクロックφが入力されるク
ロック信号線Ｔに接続されている。
なお、メモリセル９は、１バイトを２ビツトとした時の
通知周知の１バイトメモリセルであシ、１ビツトのメモ
リセルは、選択トランジスタＴｌと、フローティングゲ
ートを有するメモリトランジスタＴ２との直列接続から
成り、各トランジスタＴ！のドレイン側が第１及び第２
のビット線ＢＬ、 、 ＢＬ、に接続され、そのゲート
がワード線１０に共通に接続されている。また、１バイ
トのメモリトランジスタＴ２のコントロールゲートは共
通に接続されて選択トランジスタＴ３のソースに接続さ
れ、そのドレインがフントロールゲート線ＣＧＬに、ゲ
ートがワード線１０にそれぞれ接続されている。
通知周知の１バイトメモリセルであシ、１ビツトのメモ
リセルは、選択トランジスタＴｌと、フローティングゲ
ートを有するメモリトランジスタＴ２との直列接続から
成り、各トランジスタＴ！のドレイン側が第１及び第２
のビット線ＢＬ、 、 ＢＬ、に接続され、そのゲート
がワード線１０に共通に接続されている。また、１バイ
トのメモリトランジスタＴ２のコントロールゲートは共
通に接続されて選択トランジスタＴ３のソースに接続さ
れ、そのドレインがフントロールゲート線ＣＧＬに、ゲ
ートがワード線１０にそれぞれ接続されている。
次に動作について説明する。読み出し・書き込み時共、
選択ワード線に対しては、プリロウデコーダ１により、
ノードＮ３は「Ｈ」、ノードＮ４はｒＬＪとされ、Ｚデ
コーダ出力ＶＤがｒＨＪ となる。従って、ワード線
ドライバ用トランジスタ１１がオン、そのトランジスタ
１２がオフするため、ノードＮｉｌ及びＮ１２がｒＨＪ
に充電される。
選択ワード線に対しては、プリロウデコーダ１により、
ノードＮ３は「Ｈ」、ノードＮ４はｒＬＪとされ、Ｚデ
コーダ出力ＶＤがｒＨＪ となる。従って、ワード線
ドライバ用トランジスタ１１がオン、そのトランジスタ
１２がオフするため、ノードＮｉｌ及びＮ１２がｒＨＪ
に充電される。
また、非選択ワード線に対しては、ノードＮ３が「Ｌ」
、ノードＮ４がｒＩ（、Ｊ、あるいは２デコーダ出力Ｖ
ＤがｒＬＪ となっている。そのため、ノードＮｉｌ及
びＮ１ｍがｒＨＪに充電（選択）された後でも、各ノー
ドＮ１１ ｔ ｈＴｕは、トランジスタ１１または１２
を通じて放電されてｒＬＪとなる。
、ノードＮ４がｒＩ（、Ｊ、あるいは２デコーダ出力Ｖ
ＤがｒＬＪ となっている。そのため、ノードＮｉｌ及
びＮ１ｍがｒＨＪに充電（選択）された後でも、各ノー
ドＮ１１ ｔ ｈＴｕは、トランジスタ１１または１２
を通じて放電されてｒＬＪとなる。
ところで、ＥＥＰＲＯＭでは、書き込みに高電圧パルス
を必要とするため、選択ワード線は、１５〜２０Ｖ程度
の高電圧にしなければならない。そのため、２個のトラ
ンジスタ１４及び１５とコンデンサ１６は、ノードＮ１
□がｒＨＪの時に、内部発生のｖｐｐに切換えるための
高電圧切換えスイッチ回路を構成しており、その動作は
次のようにコンデンサ（容量）結合による昇圧を基本と
している。ノードＮｌｌを昇圧するためには、まず、タ
イマーで決められた期間、高電圧ｖｐｐが１５〜２０Ｖ
程度に立上り、クロックφが５ＭＨｚ 程度の発撮をし
続ける。そして、ノードＮ１２が「Ｈ」（選択）のワー
ド線は、一方のトランジスタ１４がオンし、ノードＮＩ
Ｓ の電位がＶｃｃ −Ｖｔｈｔｎ程度となる。ただ
し、■ＣＣは電源電圧、Ｖｔｈｔｉ はトランジスタ
１４のしきい値である。この時、ノードＮｔｚはｒＨＪ
（Ｖｃｃ）のため、トランジスタ１５はオフとなる。そ
して、クロックφがｒＬＪ期間の時に、ノードＮ１５の
充電が行なわれると、ノードＮＩＳの浮遊容量をＣＦ％
コンデンサ１６の容量をＣＩとすると、その電位は、（
ＣＩ＋ＣＦ）（Ｖｃｃ−Ｖｔｈｘ４）程度の電荷が蓄積
される。その後、クロックφがｒＨＪとなると、電荷保
存によ／ ）”Ｎ１ｓ ノミ位がＶｃｃ ＋ Ｖｔｈ
ｔｇ （ただし、Ｖｔｈｌｓはトランジスタ１５のし
きい値を越えるとトランジスタ１５はオンし、ノードＮ
Ｉ２がＶｃｃ以上とｈる。このようにして、次のクロッ
クφがｒＬＪの期間には、ノードＮ１５の電位がＶｃｃ
−Ｖｔｈ１４以上となり、さらに昇圧される。通常で
は、１００μ３以下でノードＮ１２はｖｐｐ程度まで昇
圧される。
を必要とするため、選択ワード線は、１５〜２０Ｖ程度
の高電圧にしなければならない。そのため、２個のトラ
ンジスタ１４及び１５とコンデンサ１６は、ノードＮ１
□がｒＨＪの時に、内部発生のｖｐｐに切換えるための
高電圧切換えスイッチ回路を構成しており、その動作は
次のようにコンデンサ（容量）結合による昇圧を基本と
している。ノードＮｌｌを昇圧するためには、まず、タ
イマーで決められた期間、高電圧ｖｐｐが１５〜２０Ｖ
程度に立上り、クロックφが５ＭＨｚ 程度の発撮をし
続ける。そして、ノードＮ１２が「Ｈ」（選択）のワー
ド線は、一方のトランジスタ１４がオンし、ノードＮＩ
Ｓ の電位がＶｃｃ −Ｖｔｈｔｎ程度となる。ただ
し、■ＣＣは電源電圧、Ｖｔｈｔｉ はトランジスタ
１４のしきい値である。この時、ノードＮｔｚはｒＨＪ
（Ｖｃｃ）のため、トランジスタ１５はオフとなる。そ
して、クロックφがｒＬＪ期間の時に、ノードＮ１５の
充電が行なわれると、ノードＮＩＳの浮遊容量をＣＦ％
コンデンサ１６の容量をＣＩとすると、その電位は、（
ＣＩ＋ＣＦ）（Ｖｃｃ−Ｖｔｈｘ４）程度の電荷が蓄積
される。その後、クロックφがｒＨＪとなると、電荷保
存によ／ ）”Ｎ１ｓ ノミ位がＶｃｃ ＋ Ｖｔｈ
ｔｇ （ただし、Ｖｔｈｌｓはトランジスタ１５のし
きい値を越えるとトランジスタ１５はオンし、ノードＮ
Ｉ２がＶｃｃ以上とｈる。このようにして、次のクロッ
クφがｒＬＪの期間には、ノードＮ１５の電位がＶｃｃ
−Ｖｔｈ１４以上となり、さらに昇圧される。通常で
は、１００μ３以下でノードＮ１２はｖｐｐ程度まで昇
圧される。
一方、非選択時には、ノードＮ１２が接地されるため、
トランジスタ１４がオフするので、昇圧は起こらず、ノ
ードＮＩ２はｒＬＪのままである。
トランジスタ１４がオフするので、昇圧は起こらず、ノ
ードＮＩ２はｒＬＪのままである。
従って、各トランジスタ１４．１５は、１５〜２０Ｖの
ドレイン電圧でゲート電圧がＯｖの時にオフさせなけれ
ばなら々いため、ゲート長を太くして耐圧を確保してい
る。しかし、ワード線ドライバ用の各トランジスタ１１
．１２は読み出し時のアクセスを高速にするため、ゲー
ト長を細くして充電能力を上げなければならない。その
ため、これらトランジスタ１１．１２のゲート長を細く
シたまま、耐圧をかせぐため、ゲートにＶＣＣを印加し
たトランジスタ１３を用いて、耐圧の向上を図っている
。
ドレイン電圧でゲート電圧がＯｖの時にオフさせなけれ
ばなら々いため、ゲート長を太くして耐圧を確保してい
る。しかし、ワード線ドライバ用の各トランジスタ１１
．１２は読み出し時のアクセスを高速にするため、ゲー
ト長を細くして充電能力を上げなければならない。その
ため、これらトランジスタ１１．１２のゲート長を細く
シたまま、耐圧をかせぐため、ゲートにＶＣＣを印加し
たトランジスタ１３を用いて、耐圧の向上を図っている
。
従来のＥＥＰＲＯＭのロワデコーダは以上のように構成
されているので、選択時、ノードＮ１１の電位はＶｃｃ
−Ｖｔｈｔｘ （）ランジスタ１１のしきいイω程度
以上にはならない。そのため、ワード線の立上υアクセ
スが遅れ、速くするには、各トランジスタ１１．１２及
び１３のゲート巾を大きくしなければならず、高集積化
が困難であるという問題点があった。
されているので、選択時、ノードＮ１１の電位はＶｃｃ
−Ｖｔｈｔｘ （）ランジスタ１１のしきいイω程度
以上にはならない。そのため、ワード線の立上υアクセ
スが遅れ、速くするには、各トランジスタ１１．１２及
び１３のゲート巾を大きくしなければならず、高集積化
が困難であるという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、高速アクセスを実現できると共に、占有面積を
低減できるＥＥＰＲＯＭのロウデコーダを得ることを目
的とする。
もので、高速アクセスを実現できると共に、占有面積を
低減できるＥＥＰＲＯＭのロウデコーダを得ることを目
的とする。
この目的を達成するため、本発明に係るＥＥＰＲＯＭは
少くとも第１及び第２の選択信号線にそれぞれ入力され
る第１及び第２の選択信号により駆動されるワード線ド
ライバ用の第１のトランジスタと、該トランジスタのゲ
ート・ソース間に挿入されたダイオード接続の第２のト
ランジスタと、前記ワード線とクロック信号線との間に
挿入されたコンデンサとからロウデコーダを構成し、前
記第１゜第２の選択信号は外部から入力されたアドレス
信号、もしくは外部から入力した複数のアドレス信号を
デコードして得られた信号とし、ワード線の選択時に前
記第１の選択信号は第２の選択信号に先立って立上がら
せ、かつ書き込みの場合の第２の選択信号は高電圧とな
るようにしたものである。
少くとも第１及び第２の選択信号線にそれぞれ入力され
る第１及び第２の選択信号により駆動されるワード線ド
ライバ用の第１のトランジスタと、該トランジスタのゲ
ート・ソース間に挿入されたダイオード接続の第２のト
ランジスタと、前記ワード線とクロック信号線との間に
挿入されたコンデンサとからロウデコーダを構成し、前
記第１゜第２の選択信号は外部から入力されたアドレス
信号、もしくは外部から入力した複数のアドレス信号を
デコードして得られた信号とし、ワード線の選択時に前
記第１の選択信号は第２の選択信号に先立って立上がら
せ、かつ書き込みの場合の第２の選択信号は高電圧とな
るようにしたものである。
したがって、本発明においては、ワード線ドライバ用の
第１のトランジスタのゲート・ソース間にダイオード接
続の第２のトランジスタを接続し、そのワード線とクロ
ック信号線の間にコンデンサを接続することにより、ワ
ード線ドライバの入力信号を昇圧できると共に、高電圧
切換えスイッチとして動作させることが可能になる。
第１のトランジスタのゲート・ソース間にダイオード接
続の第２のトランジスタを接続し、そのワード線とクロ
ック信号線の間にコンデンサを接続することにより、ワ
ード線ドライバの入力信号を昇圧できると共に、高電圧
切換えスイッチとして動作させることが可能になる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明によるＥＥＰＲＯＭのロウデコーダの一
実施例を示す基本的な回路構成図である。
実施例を示す基本的な回路構成図である。
同図において、１はロワアドレス信号Ａｉｍが入力され
る論理ゲート１１ とインバータ１２とから成る従来と
同様のプリロワデコーダであシ、とのプリロワデコーダ
１の出力が、選択信号として高電圧カット用トランジス
タ２を介して充放電用トランジスタ３のゲートに入力さ
れている。このトランジスタ３は１バイトメモリセル９
のワード線１ａを駆動するためのドライバでアシ、その
ドレインが、２デコーダ出力ＶＤ あるいは高電圧■ｐ
ｐが選択的に入力されるＶｐｐ／Ｖｏ信号線８に接続さ
れ、ゲート・ソース間にはダイオード接続のトランジス
タ６が接続されると共に１そのソースが前記ワード線１
０に接続されている。このトランジスタ６はノードＮｌ
からノードＮ２へのリークをカットするためのものであ
る。また、前記ワード線１０とクロックφが入力される
クロック信号線７との間には昇圧用のコンデンサ（容量
）５が接続され、そのコンデンサ５の一方側は、プリロ
ウデコーダ１の論理グー）１１の出力により駆動される
充放電用トランジスタ４のドレインに接続され、該トラ
ンジスタ４のソースが接地されている。
る論理ゲート１１ とインバータ１２とから成る従来と
同様のプリロワデコーダであシ、とのプリロワデコーダ
１の出力が、選択信号として高電圧カット用トランジス
タ２を介して充放電用トランジスタ３のゲートに入力さ
れている。このトランジスタ３は１バイトメモリセル９
のワード線１ａを駆動するためのドライバでアシ、その
ドレインが、２デコーダ出力ＶＤ あるいは高電圧■ｐ
ｐが選択的に入力されるＶｐｐ／Ｖｏ信号線８に接続さ
れ、ゲート・ソース間にはダイオード接続のトランジス
タ６が接続されると共に１そのソースが前記ワード線１
０に接続されている。このトランジスタ６はノードＮｌ
からノードＮ２へのリークをカットするためのものであ
る。また、前記ワード線１０とクロックφが入力される
クロック信号線７との間には昇圧用のコンデンサ（容量
）５が接続され、そのコンデンサ５の一方側は、プリロ
ウデコーダ１の論理グー）１１の出力により駆動される
充放電用トランジスタ４のドレインに接続され、該トラ
ンジスタ４のソースが接地されている。
ここで、ｖｐｐ／ＶＤ信号線８に入力される選択信号の
うちＺｆフーダ出力ＶＤは、ワード線の選択時にはプリ
ロウデコーダ１の出力より遅く「Ｌ」からｒＨＪに立上
るととにより、充放電用トランジスタ３を強くオン動作
させ、書き込み時には高電圧ｖｐｐが印加されるものと
なっている。なお、図中、同一符号は同一ま九は相当部
分を示している。
うちＺｆフーダ出力ＶＤは、ワード線の選択時にはプリ
ロウデコーダ１の出力より遅く「Ｌ」からｒＨＪに立上
るととにより、充放電用トランジスタ３を強くオン動作
させ、書き込み時には高電圧ｖｐｐが印加されるものと
なっている。なお、図中、同一符号は同一ま九は相当部
分を示している。
次に上記実施例の動作を説明する。まず、読み出しの場
合、ワード線選択時には、プリロワデコーダ１が２デコ
ーダ出力ｖＤよシ先にｒＨＪとなる。クロックφはｒＬ
Ｊである。このため、ノードＮ、はｒＨｊ、ノードＮ１
は、そのトランジスタ２のゲート電圧をＶＣＣ、そのし
きい値をＶｔｈｔとすると、Ｖｃｃ −Ｖｔｈ２程のｒ
ＨＪとなる。この時、ノードＮｌの浮遊容量とノードＮ
ｌ ｒ Ｎ５間の容−ｔ（）ランジスタ３のゲート容量
）が充電される。従って、２デコーダ出力■。つｔｂノ
ードＮｓの電位がｒＨＪとなると共に、ノードＮｌが昇
圧され、このノードＮｌはＶＣＣ以上とな’） （ＶＮ
Ｉとする。）、ノードＮ２のワード線１０の電位は、そ
のトランジスタ３のしきい値をＶ ｔｈ３ とすると、
ｖＮｌ−Ｖｔｈ３まで立上る。また、前記トランジスタ
３は強くオンするので、その充電能力が上るため高速な
ワード線選択が達成される。この時、トランジスタ２の
ゲート電圧はＶＣＣのため、ノードＮ、の電位がＶＣＣ
以上となっても、ノードＮ３の電位はＶＣＣのままであ
る。さらに、トランジスタ６は、ノードＮ２の電位がノ
ードＮ１ より当該トランジスタのしきい値Ｖ ｔ ｈ
ｓが高い時のみオンするので、ノードＮｌの電位に影
響は及ぼさない。
合、ワード線選択時には、プリロワデコーダ１が２デコ
ーダ出力ｖＤよシ先にｒＨＪとなる。クロックφはｒＬ
Ｊである。このため、ノードＮ、はｒＨｊ、ノードＮ１
は、そのトランジスタ２のゲート電圧をＶＣＣ、そのし
きい値をＶｔｈｔとすると、Ｖｃｃ −Ｖｔｈ２程のｒ
ＨＪとなる。この時、ノードＮｌの浮遊容量とノードＮ
ｌ ｒ Ｎ５間の容−ｔ（）ランジスタ３のゲート容量
）が充電される。従って、２デコーダ出力■。つｔｂノ
ードＮｓの電位がｒＨＪとなると共に、ノードＮｌが昇
圧され、このノードＮｌはＶＣＣ以上とな’） （ＶＮ
Ｉとする。）、ノードＮ２のワード線１０の電位は、そ
のトランジスタ３のしきい値をＶ ｔｈ３ とすると、
ｖＮｌ−Ｖｔｈ３まで立上る。また、前記トランジスタ
３は強くオンするので、その充電能力が上るため高速な
ワード線選択が達成される。この時、トランジスタ２の
ゲート電圧はＶＣＣのため、ノードＮ、の電位がＶＣＣ
以上となっても、ノードＮ３の電位はＶＣＣのままであ
る。さらに、トランジスタ６は、ノードＮ２の電位がノ
ードＮ１ より当該トランジスタのしきい値Ｖ ｔ ｈ
ｓが高い時のみオンするので、ノードＮｌの電位に影
響は及ぼさない。
非選択時には、２デコーダ出力■。をプリロウデコーダ
１の出力より先にｒＬＪとする。このため、トランジス
タ３がしばらくオンしているため、ノードＮ２の電荷は
トランジスタ３を通じてノードＮ５へ抜かれる。また、
プリロワデコーダ１により非選択のときは、トランジス
タ４により化」とされている。つまり、選択ワード線を
非選択にする時には、必ずノードＮ２からノードＮ、に
より放電を行なう。
１の出力より先にｒＬＪとする。このため、トランジス
タ３がしばらくオンしているため、ノードＮ２の電荷は
トランジスタ３を通じてノードＮ５へ抜かれる。また、
プリロワデコーダ１により非選択のときは、トランジス
タ４により化」とされている。つまり、選択ワード線を
非選択にする時には、必ずノードＮ２からノードＮ、に
より放電を行なう。
次に書き込みの場合には、２デコーダ出力ＶＤがｖｐｐ
となシ、クロックφが印加される。このようにして、従
来例と同様にノードＮ！はｖｐｐ程度まで昇圧される。
となシ、クロックφが印加される。このようにして、従
来例と同様にノードＮ！はｖｐｐ程度まで昇圧される。
非選択ワード線に対しては、読み出しと同様、ノードＮ
ｓが「Ｌ」、あるいはトランジスタ４がオンしているた
め、接地されたｉまとなる。
ｓが「Ｌ」、あるいはトランジスタ４がオンしているた
め、接地されたｉまとなる。
なお、書き込み時には、２デコーダ出力の立上りとプリ
ロワデコーダの立上夕の間の遅延は取らなくとも同様に
動作する。
ロワデコーダの立上夕の間の遅延は取らなくとも同様に
動作する。
以上のように本発明によれば、ロワデコーダにおいてそ
のワード線ドライバの充放電用の第１のトランジスタの
ゲート・ソース間にダイオード接続の第２のトランジス
タを接続し、ワード線とクロック信号線の間に昇圧用の
コンデンサを接続して、前記ワード線ドライバの入力信
号を昇圧させ、かつ高電圧切換えスイッチとして動作す
るようにしたので、従来例のものに比べて、素子数を低
減できると共に、前記第１のトランジスタのゲート幅が
小さくても十分充電能力をかせぐことができる。また、
充放電用の第１のトランジスタ以外のトランジスタのゲ
ート幅を小さくできる等の効果があシ、高速アクセス、
高集積化のＥＥＦＲＯＭが実現でき、実用上の効果は頗
る犬である。
のワード線ドライバの充放電用の第１のトランジスタの
ゲート・ソース間にダイオード接続の第２のトランジス
タを接続し、ワード線とクロック信号線の間に昇圧用の
コンデンサを接続して、前記ワード線ドライバの入力信
号を昇圧させ、かつ高電圧切換えスイッチとして動作す
るようにしたので、従来例のものに比べて、素子数を低
減できると共に、前記第１のトランジスタのゲート幅が
小さくても十分充電能力をかせぐことができる。また、
充放電用の第１のトランジスタ以外のトランジスタのゲ
ート幅を小さくできる等の効果があシ、高速アクセス、
高集積化のＥＥＦＲＯＭが実現でき、実用上の効果は頗
る犬である。
第１図は本発明によるＥＥＦＲＯＭのロワデコーダの一
実施例を示す基本的な回路構成図、第２図は従来のＦ：
ＦＰＲＯＭのロワデコーダの一例を示す回路構成図であ
る。 １・・・・プリロワデコーダ、２・・・・高電圧カット
用トラン、ジスタ、３・・会・ワード線ドライバ用のト
ランジスタ、４・・・ｅトランジスタ、５・φ・・コン
デンサ、６・・Φ・ダイオード接続のトランジスタ、７
・・・・クロック信号線、８・・・・ｖｐｐ、、’ｙ、
信号線、９・・・・１バイトメモリセル、１０１１・・
・ワード線。
実施例を示す基本的な回路構成図、第２図は従来のＦ：
ＦＰＲＯＭのロワデコーダの一例を示す回路構成図であ
る。 １・・・・プリロワデコーダ、２・・・・高電圧カット
用トラン、ジスタ、３・・会・ワード線ドライバ用のト
ランジスタ、４・・・ｅトランジスタ、５・φ・・コン
デンサ、６・・Φ・ダイオード接続のトランジスタ、７
・・・・クロック信号線、８・・・・ｖｐｐ、、’ｙ、
信号線、９・・・・１バイトメモリセル、１０１１・・
・ワード線。
Claims (1)
- 少くとも行及び列方向にアレイ状に配置され、電気的に
情報の書き込み・消去可能なメモリトランジスタを含む
複数個のメモリセルと、外部から入力されたアドレス信
号をデコードし、行及び列方向の選択を行なうロウデコ
ーダ及びコラムデコーダを備えた不揮発性半導体記憶装
置において、前記ロウデコーダは、少くとも第１及び第
２の選択信号線にそれぞれ入力される第１及び第２の選
択信号により駆動されるワード線ドライバ用の第１のト
ランジスタと、該トランジスタのゲート・ソース間に挿
入されたダイオード接続の第２のトランジスタと、前記
ワード線とクロック信号線との間に挿入されたコンデン
サとから成り、前記第１、第２の選択信号は外部から入
力されたアドレス信号、もしくは外部から入力した複数
のアドレス信号をデコードして得られた信号とし、ワー
ド線の選択時に前記第１の選択信号は第２の選択信号に
先立つて立上がらせ、かつ書き込みの場合の第２の選択
信号は高電圧となるようにしたことを特徴とする不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165306A JPH0215498A (ja) | 1988-07-01 | 1988-07-01 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165306A JPH0215498A (ja) | 1988-07-01 | 1988-07-01 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215498A true JPH0215498A (ja) | 1990-01-19 |
Family
ID=15809829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165306A Pending JPH0215498A (ja) | 1988-07-01 | 1988-07-01 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215498A (ja) |
-
1988
- 1988-07-01 JP JP63165306A patent/JPH0215498A/ja active Pending
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