JPH02154530A - Conversion system to binary number - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報処理装置における１０進数を処理のため
２進数への変換方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for converting decimal numbers into binary numbers for processing in an information processing device.
第３図は従来の情報処理装置の要部のブロック図であり
、図において、１は演算ユニット（ＡＬＵ） 、２は乗
算ユニット （ＭＰＹ） 、３はレジスタファイルで、
４はＸ−ハス（Ｘ−Ｂｕｓ）、５はＹハス（Ｙ−Ｂｕｓ
）、６はＺバス（ＺＢｕｓ）である。FIG. 3 is a block diagram of the main parts of a conventional information processing device. In the figure, 1 is an arithmetic unit (ALU), 2 is a multiplication unit (MPY), 3 is a register file,
4 is X-Bus, 5 is Y-Bus
), 6 is the Z bus (ZBus).
次にこの情報処理装置のファームウェアの動作について
説明する。今１０桁の１０進数を２進数に変換するもの
とすると３２ビツトの２進数となる。Next, the operation of the firmware of this information processing device will be explained. If we now convert a 10-digit decimal number into a binary number, it will become a 32-bit binary number.
例えば、
４．２９４．９６７．２９６ （１，０進数）＝１１１
・・・・・・１１ （２進数）の変換を行うものとする
。For example, 4.294.967.296 (decimal number) = 111
・・・・・・11 (binary number) shall be converted.
４ ２９４ ９６７．２９６＝４Ｘ１０９ ＋２Ｘ１０
８＋９Ｘ１×１０ｉ ＋４Ｘ１０６→９Ｘ１０５＋６Ｘ
１×１０ｉ ＋７Ｘ１０３ ＋２Ｘ１×１０２ｉ ＋
９Ｘ１×１０ｉ＋６Ｘ１０° （上位桁−下位桁）−６
Ｘ１０°十ｇｘ１×１０ｉ ＋２Ｘ１０２＋７Ｘ１０３
→−６Ｘｌ×１０ｉ →−９Ｘｌ０５→−４Ｘｌ０６＋
９Ｘ１０７＋２Ｘ１０Ｂ→−４Ｘｌ０９（下位桁−上位
桁）・・・・・・（１）であるので夫々の係数を４ビツ
トの２進で、又各桁数を必要なビットの２進数で表わし
、これらの積を各桁ごとに求め、２進数でのそれらの総
和を取って１０進数を２進数に変換する。4 294 967.296=4X109 +2X10
8+9X1×10i +4X106→9X105+6X
1×10i +7X103 +2X1×102i +
9X1×10i+6X10° (upper digit - lower digit) -6
X10°10gx1x10i +2X102+7X103
→-6Xl×10i →-9Xl05→-4Xl06+
9X107 + 2X10B → -4Xl09 (lower digit - upper digit) (1) Therefore, each coefficient is expressed in 4-bit binary, and each digit is expressed in binary with the necessary bits, and these are Find the product for each digit, take their sum in binary numbers, and convert the decimal number to binary.
即ち、（１）式を０１１０ Ｘ ０００１ ＋ １００
１ Ｘ１０１０→−００１０Ｘ ］、 １００１００＋
・・・・・・・・・（２）と表わし
次に０１１０＋１０１１０１０＋
１１００１０００＋・・・ ・・・・・・（３）と
し、（３）式の和を取って２進数とする。That is, formula (1) is 0110 x 0001 + 100
1 X1010→-0010X], 100100+
......(2), then 0110+1011010+11001000+......(3), and the sum of equation (3) is taken to make a binary number.
← ４Ｘ１０９
１１００１０００← ２Ｘ］０２１０
１１０１０− ９ｘｌＯ＋”）
ＯＩ Ｌ Ｏ← ６×
１０゜・・・１・・・・・・・・・０００−４，２９
４，９７６．２９６以上を一般式で表わすと、１０桁の
１０進数をａｑ ａｅ ａ７ａｂ ａｓ ａ４ａ３ａ２
ａ、ａｏＳ（但しＳ：符号）で表わすと、演算ユニット
１によりａｉ→Ａ、を取り出す。ここでｉ−０〜９でＡ
は４ビツト２進数である。← 4X109 11001000← 2X]0210
11010-9xlO+”)
OI L O← 6×
10°...1...000-4,29
If 4,976.296 or more is expressed in a general formula, the 10-digit decimal number is aq ae a7ab as a4a3a2
When expressed as a, aoS (where S: sign), the arithmetic unit 1 extracts ai→A. Here, A for i-0 to 9
is a 4-bit binary number.
次に、乗算ユニット２によりＡ１とＢ１を乗算する。Ｂ
、は１０進の１×１０ｉ （ｉ＝ｏ〜９）対応の２進
数である。この計算を各桁ごとに１０回行い、各桁Ａ、
ｘ１３．をレジスタユニット３に格納し、次に演算ユ
ニット１でΣＡ、 ｘ１３．を、即ちＡｏｘＢｏ （１
０進１０°相等） ＋ＡＩ ＸＢ（１０進１×１０ｉ
相等）＋・・・・・・十Ａ９×Ｂ９ （１０進１０９対
応）を求める。Next, the multiplication unit 2 multiplies A1 and B1. B
, is a binary number corresponding to 1×10i (i=o to 9) in decimal. Perform this calculation 10 times for each digit, and each digit A,
x13. is stored in the register unit 3, and then the arithmetic unit 1 stores ΣA, x13. , that is, AoxBo (1
+AI XB (decimal 1×10i
Equivalent)+...10A9×B9 (corresponds to decimal 109).
その後、演算ユニット１により例外処理を行い、又２進
数変換時に、符号が負の場合は補数に変換する。Thereafter, the arithmetic unit 1 performs exception handling, and when converting the binary number, if the sign is negative, it is converted to a complement number.
従来のファームウェアでは１０進数を２進数に変換する
のに処理時間が長くなるという問題があった。Conventional firmware has a problem in that it takes a long time to convert a decimal number to a binary number.
この発明は上記問題点を解決するためになされたもので
、１０進数から２進数への変換を高速化するとともに、
２進データが３２ビツトを超える１０進パツクデータに
対しても容易に処理が可能な２進数への変換方式を提供
することを目的としている。This invention was made to solve the above problems, and it speeds up the conversion from decimal numbers to binary numbers, and
The object of the present invention is to provide a method for converting into binary numbers which can easily process even decimal pack data having more than 32 bits of binary data.
この発明においては、第２図に示すように、与えられた
ｎ桁の１０進数
ａｎ ａｌｌ−＋ ・・・ａｉ ａ＋−＋ −ａ＋
ａｏ ４ｃｉ桁数毎に演算ユニット１で１０進数の（ａ
、、×１０″＋・”） 、 （・・−＋ａ２．Ｘ １
×１０２ｉ ） 、 （ａ２ｉ−＋Ｘｉｏ・・・＋
・・・＋ａｉ ｘ １×１０ｉ ） 、（ａ＋−＋
×１０寡−１→−・・・＋ａ＋ ＸＩＯ’ ＋ａ６
ｘｌＱ０）へと分割して、レジスタユニット３へ夫々
格納し、これらの１桁数毎の１０進数を該レジスタユニ
・ノド３から順次取り出し、２進数変換ユニ・ノド８に
より夫々対応する１桁数毎の２進数
（Ａｎ１＋・・・・・・）、（・・・・・・Ａ３＝）
、（Ａｓｉ−１＋・・・・・・Ａｚｉ） 、 （Ａｚ
ｉ−１＋Ａｉ ） 、 （Ａｉ−＋ ＋・・・・・・
Ａ１十Ａ。）へ夫々順次一括変換し、該レジスタユニッ
ト３へ格納する。次に、予め該レジスタユニット３に記
憶しておいた各１０進数・・・・・・、１×１０２ｉ１
０２ｉ、１×１０ｉ対応の各２進数・・・・・・、 Ｂ
３ｔ、 Ｂｚ、Ｂ、を夫々取り出し、各１桁数毎の２進
数と乗算ユニット２で順次乗算し、
・・・、（Ａ４□−＋ ＋ Ａｚｉ） Ｘ Ｂ：＋；
、（Ａ３ｔ−１＋・・・・・・Ａ ２ 、） Ｘ Ｂ
ｚ ｒ 、（Ａ ｚ ｉ −１＋・・・＋Ａ ｉ ＋
ｌ →−Ａｉ ） Ｂｉを夫々求め、順次レジスタユ
ニット３へ格納し、これら全ての２進数及び最下位の１
桁数の２進数（Ａｉ．、ｌ ＋・・・・・Ａ１ ＋Ａ０
）を、該レジスタユニット３から取り出し、演算ユニッ
ト３でこれらの総和
・・・→−（Ａ ａ＋−＋ ｘ Ｂ ３ｒ ４−・・・
→−Ａ ｚｉ ＸＢ ３ｉ） 十（Ａ３ｉ−＋ＸＢｚ□
＋・・・十Ａ２□Ｘ Ｂ ２ｉ） →−（Ａｔ−＋
十・・・＋Ａ＋ ＋Ａｏ ）を求めて、２進数を得
るようにした。In this invention, as shown in FIG. 2, a given n-digit decimal number an all-+ ...ai a+-+ -a+
ao Every 4ci digits, arithmetic unit 1 calculates the decimal number (a
,,×10″+・”) , (・・−+a2.X 1
×102i), (a2i-+Xio...+
・・・+ai x 1×10i) , (a+-+
×10-1→-...+a+ XIO' +a6
xlQ0), and store them in the register unit 3, respectively, and take out the decimal numbers for each one-digit number sequentially from the register unit node 3, and convert them into corresponding one-digit numbers by the binary number conversion unit node 8. Each binary number (An1+...), (...A3=)
, (Asi-1+...Azi) , (Az
i-1+Ai) , (Ai-+ +...
A10A. ) and stored in the register unit 3. Next, each decimal number stored in the register unit 3 in advance..., 1x102i1
02i, 1x10i compatible binary numbers...B
Take out 3t, Bz, and B, respectively, and multiply each one-digit binary number and multiplication unit 2 sequentially, ・・・, (A4□−+ + Azi) X B:+;
, (A3t-1+...A 2 ,) X B
z r , (A z i −1+...+A i +
l → -Ai) Bi are obtained and stored in the register unit 3 in sequence, and all these binary numbers and the lowest 1 are obtained.
Binary number of digits (Ai., l +...A1 +A0
) from the register unit 3, and the arithmetic unit 3 calculates their sum...→-(A a+-+ x B 3r 4-...
→-A zi XB 3i) 10 (A3i-+XBz□
+...10 A2□X B 2i) →-(At-+
10...+A+ +Ao) to obtain a binary number.
専用の１桁数の２進数変換ユニット８を設け、上位の１
桁数の（ａ２ｚ−＋Ｘ １０２”−１＋・・・＋ａ、ｘ
１０′）の２進数への変換を行い、（Ａ２□−１＋・・
・Ａｉ）を求める。この（Ａ２、＋・・・＋Ａ、）に１
×１０２ｉ対応の２進数Ｂ１を乗算ユニット２で乗じて
いるとき、並行して２進数変換ユニット８で下位の１桁
数（ａ；−＋ Ｘ １×１０ｉ−’ ＋・−→−ａ＋
１×１０ｉ ＋ａ。A dedicated 1-digit binary number conversion unit 8 is provided, and the upper 1
Number of digits (a2z-+X 102"-1+...+a, x
10') into binary number, (A2□-1+...
・Find Ai). 1 for this (A2, +...+A,)
When the binary number B1 corresponding to ×102i is multiplied by the multiplication unit 2, the lower one digit number (a;-+ X 1×10i-' +・-→-a+
1×10i +a.
１００）の２進数への変換等を行うようにする。100) into a binary number.
かして並列処理をｎ７４回行うため大きな桁数ｎの１０
進数を２進数に変換するような場合高速となり、短時間
内に処理が可能となる。10 with a large number of digits n to perform parallel processing n74 times.
When converting a base number to a binary number, it is fast and can be processed within a short time.
以下、この発明を図面を参照して説明する。 Hereinafter, the present invention will be explained with reference to the drawings.
第１図は本発明が実行される情報処理装置の要部のブロ
ック図であり、図において、１は演算ユニット （ＡＬ
Ｕ） 、２は乗算ユニット （ＭＰＹ）、３はレジスフ
ファイルで、４はＸハス（Ｘ２進数変換ユニット８は１
０進数の５桁毎に１０進数を２進数に変換する機能型の
集積回路（Ｆｏｒｍａｔ Ｃｏｎｖｅｔ ＬＳＩ）
である。FIG. 1 is a block diagram of the main parts of an information processing device in which the present invention is executed, and in the figure, 1 is an arithmetic unit (AL
U), 2 is the multiplication unit (MPY), 3 is the register file, 4 is the X hash (X binary conversion unit 8 is 1
A functional integrated circuit (Format Convet LSI) that converts a decimal number into a binary number every five digits of a decimal number.
It is.
演算ユニット１１乗算ユニット２及び２進数変換ユニッ
ト８の各入力端はＸバス４．及びＸバス５に接続され、
これらの出力側はＸハス６に接続さている。演算ユニッ
ト１２乗算ユニット２及び２進数変換ユニット８の各演
算結果はＸハス６を介してレジスタユニット３に与えら
れ、そこで格納される。レジスタユニット３の出力側は
Ｘバス４、Ｘバス５に接続され、演算ユニット１１乗算
ユニット２及び２進数変換ユニット８は必要なデータを
レジスタユニット３から入力される。Each input terminal of the arithmetic unit 11, the multiplication unit 2, and the binary number conversion unit 8 is connected to the X bus 4. and connected to X bus 5,
These output sides are connected to the X lotus 6. The calculation results of the calculation unit 12, the multiplication unit 2 and the binary conversion unit 8 are given to the register unit 3 via the X lotus 6 and stored there. The output side of the register unit 3 is connected to the X bus 4 and the X bus 5, and the arithmetic unit 11, multiplication unit 2, and binary conversion unit 8 receive necessary data from the register unit 3.
次に本装置におけるファームウェアの動作について第２
図に従って説明する。Next, we will discuss the operation of the firmware in this device in the second section.
This will be explained according to the diagram.
今１０桁の１０進数
ａ９ａｓ ａ７ａ６ａｓ ａ、ａ３ａ２ａ、ａｏ Ｓ（
但しＳ：符号）を３２ビツトの２進数に変換するものと
する。Now 10 digit decimal number a9as a7a6as a, a3a2a, ao S(
However, S: code) is converted into a 32-bit binary number.
ステップＳ１では、レジスタユニット３から１０進数の
上位５桁のデータａ９ａｅ ａ７ａｈ ａｓを取り出し
、２進数変換ユニット８にて一括して２進数変換を行う
。即ち
Ａｑ ＸＢ４ ＋Ａｓ ＸＢ３ ＋Ａ７ ＸＢ２ ＋Ａ
ｂ ×Ｂ、＋Ａ５ＸＢｏを得る。ここでＡｉ（ｉ＝５〜
９）はａ ｒ （＋ ＝ ５〜９ ）の対応２進数で
、Ｂ８（ｉ−０〜４）は１０″ （ｊ−０〜４）の対応
２進数である。ステップＳ２ではこの
Ａｇ Ｘ Ｂ４ ＋ＡＢ Ｘ Ｂ３ ＋・・・＋Ａ ｓ
ｘ Ｂ ｏをレジスタユニット３のワークレジスタ（
ＷＲＩＯ）へ格納する。In step S1, data a9ae a7ah as of the upper five digits of the decimal number are taken out from the register unit 3 and are collectively converted into binary numbers by the binary number conversion unit 8. That is, Aq XB4 +As XB3 +A7 XB2 +A
Obtain b×B, +A5XBo. Here, Ai (i=5~
9) is the corresponding binary number of a r (+ = 5 to 9), and B8 (i-0 to 4) is the corresponding binary number of 10'' (j-0 to 4). In step S2, this Ag +AB X B3 +...+A s
x B o to the work register of register unit 3 (
WRIO).
ここでは同時に、３２ビット符号は２進数演算のオーバ
ーフローチエツクを実行する。オーバーフローチエツク
は２進数変換ユニット８内にて自動的にチエツクし、判
定信号を出力しており、オーバーフローがあればシーケ
ンザーに”ζコニシー処理へジャンプする。At the same time, the 32-bit code performs an overflow check for binary operations. The overflow check is automatically checked in the binary number conversion unit 8 and a judgment signal is output, and if there is an overflow, the sequencer jumps to the "ζconicy process".
ステップＳ３では、予めレジスタユニット３のワークレ
ジスタ（ＷＲＯ）に１０進数の１０ｓに対応する２進数
のＢ、が記録されているので、レジスタユニット３のＷ
ＲＩＯからＡｑ ＸＢ４ ＋ＡａＸＢ＋ ＋−Ａｓ Ｘ
１３ｏを、ＷＲＯからＢｓ （１０５対応）を夫々取
り出し、乗算ユニソ＋２に入力し乗算
（Ａ９ＸＢＪ ＋へ〇×Ｂ３→−・・・＋Ａ、×１３０
）ＸＢ。In step S3, since the binary number B corresponding to the decimal number 10s is recorded in the work register (WRO) of the register unit 3 in advance, the WRO of the register unit 3 is
From RIO Aq XB4 +AaXB+ +-As X
Take out 13o and Bs (corresponding to 105) from WRO, input them to the multiplication Uniso+2, and multiply them (to A9XBJ +〇×B3→-...+A,×130
)XB.
＝Ａｑ ＸＢ４ ＸＢ、、＋Ａ、ｘ１３３ｘｎ、＋・・
・・・・（−Ａｓ Ｘ Ｂｏ Ｘ Ｂｓ
＝ Ａｑ Ｘ Ｂ ｑ ＋ Ａｎ Ｘ Ｂ ８＋・・・
・・・＋Ａｓ Ｘｌ３Ｓを行う。これは１０進数のａｑ
Ｘ １０９＋ａｌｌｘ１０８＋・・・・・・十ａ５×
１０５を２進数に変換したものである。このとき並列処
理として、２進数変換ユニット８では、レジスタユニソ
ｌ〜３から、１０進数の下位５桁のデータａ４ Ａ３
ａｚ ａＩ ａ。=Aq XB4 XB,, +A, x133xn, +...
...(-As X Bo X Bs = Aq X B q + An X B 8+...
...+As Xl3S is performed. This is decimal aq
X 109+allx108+...10a5x
105 converted into a binary number. At this time, as parallel processing, the binary number conversion unit 8 converts the lower five digits of decimal number data a4 A3 from registers Unisol 1 to 3.
az aI a.
を取り出し、一括して２進数変換を行う。即ちＡ４ Ｘ
Ｂ４ ＋Ａ３ ＸＢ３ ＋Ａ２ ＸＢ２ ＋／’ｚ Ｘ
Ｂｌ ＋ＡＯｘ１３ｏを得る。ここでＡｔ（ｉ＝Ｏ〜
４）ばａｉ （＋＝０〜４）の対応２進数で、ＢＬ（
ｉ−０〜４）は１×１０ｉ （ｉ＝ｏ〜４）の対応２
進数である。ここでは同時に、１０進データ例外のチエ
ツクも進数変換ユニノ＋８内にて自動的にチエツクし、
例外があればシーケンサにてエラー処理ヘジャンプする
。, and perform binary conversion all at once. That is A4
B4 +A3 XB3 +A2 XB2 +/'z X
Obtain Bl+AOx13o. Here, At(i=O~
4) In the corresponding binary numbers of baai (+=0 to 4), BL(
i-0~4) is 1×10i (i=o~4) correspondence 2
It is a base number. At the same time, the check for decimal data exceptions is automatically checked in the decimal conversion Unino+8.
If there is an exception, the sequencer jumps to error handling.
ステップＳ４では、この
Ａｓ Ｘ Ｂａ ＋ Ａ：＋ Ｘ Ｂ３ ＋−−→−Ａ
ｏ ｘ１３ｏをレジスタユニットのワークレジスタＷＲ
ＩＯへ格納する。In step S4, this As X Ba + A: + X B3 +--→-A
o x13o as work register WR of register unit
Store in IO.
ステップＳ５では、ステップＳ３の前半の結果の上位５
桁ＡＱＸＢ９ →−Ａ、ＸＴ３ｉ＋・・・・・・＋Ａ。In step S5, the top five results of the first half of step S3 are
Digit AQXB9 → -A, XT3i+...+A.
ｘＢｓをレジスタユニットのワークレジスタＷＲ７へ格
納する。xBs is stored in the work register WR7 of the register unit.
ステップＳ６では、レジスタユニット３のワークレジス
タＷＲ７からステップＳ、のＡ、ＸＢ。In step S6, A, XB of step S from work register WR7 of register unit 3.
＋Ａ８ＸＢ８＋・・・・・・＋ＡｓｘＢｓを、又ステッ
プ。+A8XB8+...+AsxBs, step again.
Ｂ４ のＡ４ ｘＢ、＋Ａ３ ＸＢ３ →−・・
・ ・・・ ＋ Ａ ｏ Ｘ Ｂ 。B4 A4 xB, +A3 XB3 →-...
・ ... + A o X B.
をＷＲＩＯから夫々取り出し、演算ユニット１に入力し
て、これらを加算する。即ち、Ａ、ｘＩ３゜＋”””
＋ Ａ５ Ｘ Ｂ５ ＋ Ａ４ Ｘ Ｂｓ ４− ””
”Ａｏ Ｘ Ｂａを求め、上位５桁と下位５桁の和であ
る目的の２進数を得て、レジスタユニ・ノド３のワーク
レジスタＷＲＩＯへ格納する。これにより１０桁１０進
数が少ない実行回数で短時間で３２ピッ＋の２進数に変
換される。are respectively taken out from WRIO, input to the arithmetic unit 1, and added. That is, A, xI3゜+”””
+ A5 X B5 + A4 X Bs 4- ""
”Determine Ao It is converted into a binary number of 32 pi+ in a short time.
なお２０桁１０進数を６４ビツト２進数に変換する場合
も、予めレジスタユニットのワークレジスタに、１０進
数の１×１０２ｉ、１×１０２ｉに夫々対応する２進数
ＢＩＯ＋ Ｂｚｏを記録しておくことにより、上述同
様に積を求めて、高速処理の１０進数から２進数への変
換が可能となる。Also, when converting a 20-digit decimal number to a 64-bit binary number, by recording the binary numbers BIO+Bzo corresponding to the decimal numbers 1×102i and 1×102i in the work register of the register unit in advance, By calculating the product in the same manner as described above, it is possible to convert a decimal number into a binary number with high speed processing.
以」二説明してきたように、この発明によれば、与えら
れた１桁の１０進数
ａｎ ａ、ｌ−＋ ａｓ ａｔ−１ａ、ａ、を１
桁数毎に演算ユニットで１０進数の（ａｆｉＸＬｏ’
→−・・・・・・）、・・・・・・、 （・・・＋ａ２
、Ｘ １×１０２ｉ） 、 （ａ２ｉ−＋Ｘ１０２“
−１＋・・・＋”＋ ×１×１０ｉ ） 、（ａｉ−１
ｘ１×１０ｉ−’ ＋・・・”−ａＩ ｘ ｌ Ｏ’
十ａ０×１００）へと分割して、レジスタユニソ１〜へ
夫々格納し、これらの１桁数毎の１０進数を該レジスタ
ユニットから順次取り出し、２進数変換ユニットにより
夫々対応する１桁数毎の２進数（Ａｎ十・・・）、（・
・・Ａ３ｈ） 、 （Ａ：＋ｔ−１＋・・・Ａ２ｉ）
、 （Ａ２□−１＋・・・Ａり（Ａｉ−＋ 十・・
・／’２ｉＡｏ＞へ夫々順次一括変換し、該レジスタユ
ニソＩ・へ格納する。次に、予め該レジスタユニットに
記憶しておいた各１０進数・・・・・・１×１０２ｉ、
１×１０２ｉ、１×１０ｉ対応の各２進数・・・・・・
Ｂ３ｉ、Ｂ２′、Ｂ”を夫々取り出し、各１桁数毎の２
進数と乗算ユニットで順次乗算し、・・・・・・、
（Ａ ａ ＋ −１＋・・・Ａ ３ ｔ ） Ｘ Ｂ
ｘ ８．（Ａ ３□−１千・・・十Ａ２正） ＸＢ２１
． （Ａ２ｉ−１＋・・・＋Ａ８゜＋ ＋Ａ、）Ｘ
Ｂ、を夫々求め、順次レジスタユニットへ格納し、これ
ら全ての２進数及び最下位の１桁数の２進数（Ａｉ−＋
＋−Ａｉ ＋Ａｏ ）を、該レジスタユニットから取
り出し、演算ユニットでこれらの総和
・・・・・・＋ （Ａ４＋＋ＸＢｓ；＋・・・＋Ａ３１
ＸＢ３．）＋（Ａ ３＋−＋ Ｘ Ｂ ｚｒ＋・・・＋
Ａ ２ｉ ＸＢ ２ｉ ）→−（Ａｉ−＋ 十・・・＋
ＡＩ＋ＡＯ）を求めて、２進数を得るようにしたので、
大きな桁数の１０進数であっても短時間のうちに高速に
２進数へ変換することが可能となる。As explained above, according to the present invention, a given 1-digit decimal number an a, l-+ as at-1a, a, can be converted into 1
For each number of digits, the calculation unit calculates the decimal number (afiXLo'
→−・・・・・・),・・・・・・, (・・・+a2
, X 1×102i) , (a2i−+X102“
-1+...+”+ ×1×10i), (ai-1
x1×10i-'+..."-aI x l O'
The decimal numbers for each one digit are sequentially taken out from the register unit, and the binary number conversion unit converts them into 2 for each corresponding one digit. Base number (An ten...), (・
...A3h), (A:+t-1+...A2i)
, (A2□-1+...Ari(Ai-+ 10...
・/'2iAo>, respectively, and stored in the corresponding register Uniso I. Next, each decimal number stored in the register unit in advance...1×102i,
Binary numbers compatible with 1 x 102i and 1 x 10i...
Take out B3i, B2', and B'' respectively, and calculate 2 for each 1-digit number.
Multiply the base number and the multiplication unit sequentially, and...
(A a + -1+...A 3 t ) X B
x8. (A 3□-1,000...10 A2 correct) XB21
．． (A2i-1+...+A8゜+ +A,)X
B, are obtained and stored in the register unit sequentially, and all these binary numbers and the lowest one-digit binary number (Ai-+
+-Ai +Ao) is taken out from the register unit and summed up by the arithmetic unit...+ (A4++XBs;+...+A31
XB3. )+(A 3+-+ X B zr+...+
A 2i XB 2i )→-(Ai-+ 10...+
I calculated AI+AO) and got a binary number, so
Even a decimal number with a large number of digits can be quickly converted into a binary number in a short time.
第１図は本発明が実施される情報処理装置のブロック図
、第２図は本発明の詳細な説明するフローチャートで、
第３図は従来の装置のブロック図である。
１・・・・・・演算ユニット、２・・・・・・乗算ユニ
ット、３・・・・・・レジスタユニット、４，５．６・
・・・・・ハス、８・・・・・・２進数変換ユニット。
代理人 大君 増圧（ほか２名）
書（自発）
１．事件の表示
特願昭６３−３０８０５９号
発明の名称
３、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉FIG. 1 is a block diagram of an information processing device in which the present invention is implemented, and FIG. 2 is a flowchart explaining the present invention in detail.
FIG. 3 is a block diagram of a conventional device. 1... Arithmetic unit, 2... Multiplication unit, 3... Register unit, 4, 5.6.
...Lotus, 8...Binary conversion unit. Representative: Daikun (2 others) Written (on his own initiative) 1. Display of the case Title of the invention in Patent Application No. 63-308059 3, Person making the amendment Relationship with the case Patent applicant Address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name (601) Representative of Mitsubishi Electric Corporation Moriya Shiki
Claims (1)
・ａ＿ｉａ＿０をｉ桁数毎に演算ユニットで１０進数の
（ａ＿ｎ×１０＾ｎ＋・・・）、・・・、（・・・＋ａ
＿２＿ｉ×１０＾２＾ｉ）、（ａ＿２＿ｉ＿−＿１×１
０＾２＾ｉ＾−＾１＋・・・＋ａ＿ｉ×１０＾ｉ）、（
ａ＿ｉ＿−＿１×１０＾ｉ＾−＾１＋・・・＋ａ＿１×
１０＾１＋ａ＿０×１０＾０）へと分割して、レジスタ
ユニットへ夫々格納し、これらのｉ桁数毎の１０進数を
該レジスタユニットから順次取り出し、２進数変換ユニ
ットにより夫々対応するｉ桁数毎の２進数（Ａ＿ｎ＋・
・・）、（・・・Ａ＿３＿ｉ）、（Ａ＿３＿ｉ＿−＿１
＋・・・Ａ＿２＿ｉ）、（Ａ＿２＿ｉ＿−＿１＋Ａ＿ｉ
）、（Ａ＿ｉ＿−＿１＋・・・Ａ＿１＋Ａ＿０）へ夫々
順次一括変換し、該レジスタユニットへ格納する。次に
、予め該レジスタユニットに記憶しておいた各１０進数
・・・・・・、１０＾３＾ｉ、１０＾２＾ｉ、１０＾ｉ
対応の各２進数・・・・・・、Ｂ＿３＿ｉ、Ｂ＿２＿ｉ
、Ｂ＿ｉを夫々取り出し、前記各ｉ桁数毎の２進数と乗
算ユニットで順次乗算し、・・・・・・、（Ａ＿４＿ｉ
＿−＿１＋・・・Ａ＿３＿ｉ）×Ｂ＿３＿ｉ（Ａ＿３＿
ｉ＿−＿１＋・・・＋Ａ＿２＿ｉ）×Ｂ＿２＿ｉ、（Ａ
＿２＿ｉ＿−＿１＋・・・＋Ａ＿ｉ＿＋＿１＋Ａ＿ｉ）
×Ｂ＿ｉを夫々求め、順次レジスタユニットへ格納し、
これら全ての２進数及び最下位のｉ桁数の２進数（Ａ＿
ｉ＿−＿１＋・・・Ａ＿１＋Ａ＿０）を、該レジスタユ
ニットから取り出し、演算ユニットでこれらの総和 ・・・・・・＋（Ａ＿４＿ｉ＿−＿１×Ｂ＿３＿ｉ＋・
・・＋Ａ＿３＿ｉ×Ｂ＿３＿ｉ）＋（Ａ＿３＿ｉ＿−＿
１×Ｂ＿２＿ｉ＋・・・＋Ａ＿２＿ｉ×Ｂ＿２＿ｉ）＋
（Ａ＿ｉ＿−＿１＋・・・＋Ａ＿１＋Ａ＿０）を求めて
、２進数を得るようにした２進数への変換方式。[Claims] A given n-digit decimal number a_na_n_-_1...a_ia_i_-_1...
・A_ia_0 is converted into decimal number (a_n×10^n+...),...,(...+a
_2_i×10^2^i), (a_2_i_−_1×1
0^2^i^-^1+...+a_i×10^i), (
a_i_-_1×10^i^-^1+...+a_1×
10^1+a_0×10^0) and store them in register units, respectively, and take out these decimal numbers for each i-digit number sequentially from the register unit, and use the binary conversion unit to convert the decimal numbers for each i-digit number. The binary number (A_n+・
...), (...A_3_i), (A_3_i_-_1
+...A_2_i), (A_2_i_-_1+A_i
), (A_i_-_1+...A_1+A_0), respectively, and stored in the register unit. Next, each decimal number stored in the register unit in advance..., 10^3^i, 10^2^i, 10^i
Corresponding binary numbers..., B_3_i, B_2_i
, B_i are taken out and multiplied sequentially by the binary number of each i-digit number using a multiplication unit, . . . , (A_4_i
____1+...A_3_i)×B_3_i(A_3_
i_−_1+...+A_2_i)×B_2_i, (A
_2_i_−_1+...+A_i_+_1+A_i)
Find each ×B_i and store them in the register unit sequentially,
All these binary numbers and the lowest i-digit binary number (A_
i_-_1+...A_1+A_0) is taken out from the register unit, and the arithmetic unit calculates their sum...+(A_4_i_-_1×B_3_i+.
・・・+A_3_i×B_3_i)+(A_3_i_-_
1×B_2_i+...+A_2_i×B_2_i)+
A conversion method to binary numbers that obtains binary numbers by calculating (A_i_-_1+...+A_1+A_0).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308059A JP2820701B2 (en) | 1988-12-06 | 1988-12-06 | Conversion method to binary |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308059A JP2820701B2 (en) | 1988-12-06 | 1988-12-06 | Conversion method to binary |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154530A true JPH02154530A (en) | 1990-06-13 |
| JP2820701B2 JP2820701B2 (en) | 1998-11-05 |
Family
ID=17976387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308059A Expired - Lifetime JP2820701B2 (en) | 1988-12-06 | 1988-12-06 | Conversion method to binary |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820701B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6918076B2 (en) * | 2000-08-28 | 2005-07-12 | Verisity Ltd. | Method for providing bitwise constraints for test generation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200918A (en) * | 1986-02-28 | 1987-09-04 | Hioki Denki Kk | Bcd/binary conversion circuit |
-
1988
- 1988-12-06 JP JP63308059A patent/JP2820701B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200918A (en) * | 1986-02-28 | 1987-09-04 | Hioki Denki Kk | Bcd/binary conversion circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6918076B2 (en) * | 2000-08-28 | 2005-07-12 | Verisity Ltd. | Method for providing bitwise constraints for test generation |
| US7613973B2 (en) | 2000-08-28 | 2009-11-03 | Cadence Design (Israel) Ii Ltd. | Method for providing bitwise constraints for test generation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2820701B2 (en) | 1998-11-05 |
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