JPH02152095A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH02152095A JPH02152095A JP63306554A JP30655488A JPH02152095A JP H02152095 A JPH02152095 A JP H02152095A JP 63306554 A JP63306554 A JP 63306554A JP 30655488 A JP30655488 A JP 30655488A JP H02152095 A JPH02152095 A JP H02152095A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に動作時の電源電流を
低減するダイナミックＲＡＭ全提供するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to semiconductor devices, and particularly to a dynamic RAM that reduces power supply current during operation.
第３図は従来の半導体装置の出力回路の回路図を示す。 FIG. 3 shows a circuit diagram of an output circuit of a conventional semiconductor device.
図において、（１）〜（４）はメモリアレイブロック。In the figure, (1) to (4) are memory array blocks.
（６）〜（８）はそれぞれメモリアレイブロック（１）
〜（４）に接続さｎているｆｒｔＪム増幅器、（９）〜
（ロ）は曲直増幅器（６）〜（８）に接続さｎている出
力制御回路、Ｑ３〜ＯＱは出力したいメモリアレイブロ
ック（１）〜（４）のデータを選択する信号、ａηは出
力端子である。(6) to (8) are each memory array block (1)
The frtJ amplifier connected to ~(4), (9)~
(b) is an output control circuit connected to the linear amplifiers (6) to (8), Q3 to OQ are signals for selecting data of memory array blocks (1) to (4) to be output, and aη is an output terminal It is.
次に動作について説明する。Next, the operation will be explained.
各メモリアレイブロック（１）〜（４）のデータは、そ
ｎぞれに接続さｎている前−増幅器（５）〜（８）に入
力さｎ、それから出力制御回路（９）〜（６）に入力さ
ｎている。また出力制御回路（９）〜＠は出力したいメ
モリアレイブロックを選択する信号（至）〜α樟も人力
されており、選択信号（至）〜ＱＱにより出力端子αη
に出力したいメモリアレイブロックのデータが出力され
る。全各前直増幅器（５）〜（８）は接続されているメ
モリアレイブロック（１）〜（４）のデータを出力しな
くとも動作をする。The data of each memory array block (1) to (4) is input to pre-amplifiers (5) to (8) connected to each other, and then to output control circuits (9) to (6). ) is entered. In addition, the output control circuits (9) to @ are also manually operated with signals (to) to α 樟 for selecting the memory array block to be output, and output terminals αη by selection signals (to) to QQ.
The data of the memory array block that you want to output is output. All the front amplifiers (5) to (8) operate even if they do not output data from the memory array blocks (1) to (4) to which they are connected.
従来の半導体装置は以上のように構成さｎていたので、
選択さｎないメモリアレイブロックに接続さ０た曲直増
幅器も動作するため、動作時の電源電流が大きくなると
いう問題点があった。Since conventional semiconductor devices were configured as described above,
Since the curved amplifiers connected to memory array blocks that are not selected also operate, there is a problem in that the power supply current during operation increases.
この発明は上記のような問題点を解消するためになさｎ
たもので、ダイナミックＲＡＭの動作時の［＃＋Ｗ流を
低減できる半導体装置を得をことを目的とする。This invention was made to solve the above problems.
An object of the present invention is to obtain a semiconductor device which can reduce the [#+W flow during the operation of a dynamic RAM.
この発明に係る半導体装置は選択されるメモリアレイブ
ロックに接続さｎている前−増幅器のみｆｒ：Ａｊｌ１
作させるようにしたものである。The semiconductor device according to the present invention includes only a pre-amplifier connected to a selected memory array block.
It was designed so that they could be created.
この発明における半導体装置は選択さ口るメモリアレイ
ブロックのみ全動作させて、その他の曲直増幅器を非動
作にすることにより、曲直増幅器に流れる電流が減少し
てその分だけ動作時の？［課電流が減少する。In the semiconductor device according to the present invention, by fully operating only the selected memory array block and disabling the other linear amplifiers, the current flowing through the linear amplifiers is reduced by that amount during operation. [The applied current decreases.
以下、この発明の一実施例である半導体装置の出力回路
の回路図を示す。A circuit diagram of an output circuit of a semiconductor device according to an embodiment of the present invention will be shown below.
図において、（１）〜ｔ４Ｊはメモリアレイブロック、
（５）〜（８）はメモリアレイブロック（１）〜（４）
にそれぞｎ接続されている前置増幅器、（９）〜＠は出
力制御回路、ＯＪ〜ＯＱは出力したいメモリアレイブロ
ック（５）（８）のデータ全選択するための信号、αの
は出力端子である。In the figure, (1) to t4J are memory array blocks,
(5) to (8) are memory array blocks (1) to (4)
(9) to @ are output control circuits, OJ to OQ are signals for selecting all data of memory array blocks (5) and (8) to be output, α is the output It is a terminal.
この発明による出力回路は、回路構成自体は前記従来の
ものと変わらないが、出力したメモリアレイブロック（
１）〜（４）のデータを選択する信号（転）〜ＯＱ全前
置増幅器（５）〜（８）にも入力されているため、選択
さｎないメモリアレイブロックに接続さ口ている前置増
幅器は動作せずに、選択さｎｆｃメモリアレイブロック
に接続さｎた曲直増幅器のみ電流が流ｎるため、動作時
の電源電流を低減できる。The output circuit according to the present invention has the same circuit configuration as the conventional one, but the output memory array block (
The signals for selecting the data in 1) to (4) are also input to the OQ preamplifiers (5) to (8), so the signals before they are connected to the memory array blocks that are not selected are also input to the OQ preamplifiers (5) to (8). Since the stationary amplifier does not operate and current flows only through the curved amplifier connected to the selected NFC memory array block, the power supply current during operation can be reduced.
なお、上記実施例では、曲直増幅器（５）〜（８）にメ
モリアレイブロック（１）〜（４）の選択信号を用いた
場合を示したが、テストモードにおいて各メモリアレイ
ブロック（１）〜（４）のデータを出力制御回路に入力
しなけばいけないため、上記実施例ではテストモードに
は適用できず、またニブルモード時も同様である。In the above embodiment, the selection signals of the memory array blocks (1) to (4) are used for the linear amplifiers (5) to (8), but in the test mode, the selection signals of the memory array blocks (1) to (4) are used for the linear amplifiers (5) to (8). Since the data in (4) must be input to the output control circuit, the above embodiment cannot be applied to the test mode, and the same applies to the nibble mode.
そｎを無くすために前置増幅器（５）〜（８）に第２図
に示すような回路を接続する。図において、（至）はメ
モリアレイブロックのデータ全選択するための信号、Ｑ
ｌはテストモードにするための信号（イ）はニブルモー
ドにするための信号、（２υはＮＡＮＤの出力信号、（
ロ）はＮ形ＭＯＳトランジスタ勾はｆｎ装増幅・器であ
る。テストモード時又はニブルモード時にテストモード
にするための信号Ｏ燵、ニブルモードにする信号（１）
は１Ｌ＃であるとする。また、メモリアレイを選択する
信号（至）は′Ｌ′の時選択さｎるものとすると、ＮＡ
ＮＤの出力信号は、メモリアレイを選択する１１１に関
係なく″Ｈ′になるため常時に前置増幅器は動作してい
る。また、ニブルモード、テストモードでない時は１４
号Ｑ俤、信号四が１Ｈ′であるため、信号（ト）が１Ｌ
′の時のみ曲直増幅器は動作する。In order to eliminate this problem, a circuit as shown in FIG. 2 is connected to the preamplifiers (5) to (8). In the figure, (to) is a signal for selecting all data in the memory array block, and Q
l is the signal to set the test mode (a) is the signal to set the nibble mode, (2υ is the NAND output signal, (
B) is an N-type MOS transistor amplifier/amplifier equipped with fn. Signal for switching to test mode during test mode or nibble mode, signal for switching to nibble mode (1)
is 1L#. Also, assuming that the signal for selecting the memory array (to) is selected when it is 'L', then NA
The output signal of ND is "H" regardless of the memory array selection 111, so the preamplifier is always operating.Also, when not in nibble mode or test mode, 14
Since the signal Q and signal 4 are 1H', the signal (G) is 1L.
The linear amplifier operates only when .
以上のようにこの発明によれば、選択さｎたメモリアレ
イブロックに接続さｎている＠置増幅器のみ動作させる
ようにしたので、電源電流が減少さｎる半導体装置が得
らｎる。As described above, according to the present invention, only the amplifiers connected to the selected memory array blocks are operated, so that a semiconductor device with a reduced power supply current can be obtained.
第り図はこの発明の一実施例（ζよる半導体装置の出力
回路の回路図、第２図はこの発明の他の実施例を示す前
置増幅器の回路図、第３図は従来の半導体装置の出力回
路の回路図である。
図中、（１）〜（４）はメモリアレイブロック、（５）
〜（８）はメモリアレイブロック（１）〜（４）に接続
さｎている前置増幅器、（９）〜＠は出力制御回路、（
至）〜ａＱはメモリアレイブロック（１）〜（４）のデ
ータを選択する信号、αηは出力端子、（至）はメモリ
アレイブロックのデータを選択する信号、ＯＩはテスト
モードにする信号、（７）はニブルモードにする信号、
（ハ）はＮＡＮＤの出力信号、（２）はＮチャネルＭＯ
８トランジスタ、（ハ）はメモリアレイブロックに接続
さｎている前置場幅＋ａ全示す。
なお１図中、同一符号は同一、又は相当部分を示す。Fig. 2 is a circuit diagram of an output circuit of a semiconductor device according to an embodiment of the present invention (ζ), Fig. 2 is a circuit diagram of a preamplifier showing another embodiment of the invention, and Fig. 3 is a circuit diagram of a conventional semiconductor device. It is a circuit diagram of the output circuit of. In the figure, (1) to (4) are memory array blocks, and (5)
- (8) are preamplifiers connected to memory array blocks (1) - (4), (9) - @ are output control circuits, (
(to) ~ aQ is a signal for selecting data of memory array blocks (1) to (4), αη is an output terminal, (to) is a signal for selecting data of memory array block, OI is a signal for setting test mode, ( 7) is a signal to switch to nibble mode,
(c) is the NAND output signal, (2) is the N-channel MO
8 transistors, (c) shows the entire front field width +a connected to the memory array block. In addition, in FIG. 1, the same reference numerals indicate the same or equivalent parts.
Claims (1)
め、各メモリアレイブロックに接続されている前置増幅
器の内、出力したいメモリアレイブロックに接続されい
る前置増幅器のみを動作さる回路を備えたことを特徴と
する半導体装置。In order to reduce the power supply current during dynamic RAM operation, a circuit is provided that operates only the preamplifier connected to the memory array block to which output is desired, out of the preamplifiers connected to each memory array block. Characteristic semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306554A JPH02152095A (en) | 1988-12-02 | 1988-12-02 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306554A JPH02152095A (en) | 1988-12-02 | 1988-12-02 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152095A true JPH02152095A (en) | 1990-06-12 |
Family
ID=17958444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306554A Pending JPH02152095A (en) | 1988-12-02 | 1988-12-02 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152095A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177697A (en) * | 1990-11-13 | 1992-06-24 | Nec Corp | Semiconductor memory |
| JPH04368695A (en) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209094A (en) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1988
- 1988-12-02 JP JP63306554A patent/JPH02152095A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209094A (en) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177697A (en) * | 1990-11-13 | 1992-06-24 | Nec Corp | Semiconductor memory |
| JPH04368695A (en) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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