JPH0214492A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特にＣＰＵなどの論理演
算処理ブロックと同一半導体チップ上に混載されるキャ
ッシュメモリなどのオンチップメモリに使用されるもの
である。

（従来の技術） 第１２図は従来の１チツプ化されたＣＰＵおよびキャッ
シュメモリの一部を示しており、その動作波形を第１３
図に示している。即ち、ＣＰＵ（中央演算処理ユニット
）部のアドレス計算ユニット１の直後にアドレスラッチ
回路２が設けられ、このラッチ回路２にアドレスバス３
を介してキャッシュメモリ部のロウデコーダ４が接続さ
れている。このロウデコーダ４のチーコード出力によっ
てメモリセルアレイ５のワード線ＷＬを駆動し、メモリ
セル（図示せず）を選択的に活性化する。

このメモリセルからの読出し出力は、場合によってはセ
ンスアンプなど（図示せず）によって増幅されて出力さ
れる。この出力りは、直後に設けられているデータラッ
チ回路６によってラッチされ、このデータラッチ回路６
のラッチ出力はデータバス７を介して前記ＣＰＵ部のデ
ータフェッチユニット８に取り込まれて利用される。

上記構成においては、ロウデコーダ４とアドレスバス３
よりＣＰＵ側にアドレスラッチ回路２が設けられている
。このため、クロックＣＬＫが入り、アドレスラッチ回
路２によりアドレスＡｄｄがラッチされて確定してから
、先ず、静電容量の大きなアドレスバス３を駆動するの
で、これまでに相当の時間を要する。次に、原理上、多
入力論理ゲートという比較的遅い回路構成からなるロウ
デコーダ４がデコードし終わることで初めてワード線Ｗ
Ｌの値が確定する。このワード線ＷＬの値が確定すると
は、選択されたワード線ＷＬが活性化され、非選択のワ
ード線ＷＬが非活性化されることである。この時点で、
初めて、メモリセルが活性化されてデータが読出される
、あるいは、データが書込まれるという本来のメモリの
動作に移ることができる。

以上の説明から解るように、第１２図の構成ではクロッ
クＣＬＫが入ってからワード線ＷＬの値が確定するまで
にかなりの時間がかかる。特に、半導体チップが大型化
し、アドレスバス３が物理的に長くなって静電容量の大
きくなると、アドレスバス３の遅延が問題となるし、メ
モリビット容量が１０にビットを越える辺りからロウデ
コーダ４の遅延が問題となってくる。例えば１μｍのデ
ザインルールでメモリビット容量が３００にビット程度
のとき、クロック入力からワード線確定までの遅延は１
５ｎｓ程度であり、ワード線確定からメモリセルアレイ
のデータ出力までの２０ｎ　ｓ程度に比べて無視できな
いほど大きい。このため、クロック入力からデータ出力
までの高速化が制約されるという問題がある。

（発明が解決しようとする課題） 本発明は、上記したようにクロック入力からワード線確
定までの遅延が、ワード線確定からメモリセルアレイの
データ出力までの遅延に比べて無視できないほど大きい
ため、クロック入力からデータ出力までの高速化が制約
されるという問題点を解決すべくなされたもので、クロ
ック入力からデータ出力までの高速化を達成できる半導
体メモリを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリは、ロウデコーダとワード線との
間にアドレスラッチ回路が設けられていることを特徴と
する。

（作用） クロック入力によりアドレスラッチ回路を少しの間だけ
開けてロウデコーダの出力をラッチし、ラッチデータに
よってワード線を選択した後にアドレスラッチ回路を閉
じるように制御することにより、閉じた後のアドレスラ
ッチ回路の入力に変化があっても、この変化はワード線
に伝わらない。

従って、本発明のメモリをＣＰＵなどの論理演算処理ブ
ロックと同一半導体チップ上に混載したシステムで使用
する場合、ＣＰＵのアドレス計算ユニットからアドレス
バスを経てロウデコーダへアドレスを転送してロウデコ
ーダによりアドレスをデコードする動作と、クロック入
力によりアドレスラッチ回路を開けてワード線を開く動
作とを独立にバイブライン的に行うことができるので、
クロック入力によりアドレスラッチ回路を開ければ、直
ぐにワード線が開き、クロック入力からデータ出力まで
の高速化が達成される。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は例えばＣＭＯＳ構成の１チツプ化されたＣＰＵ
およびキャッシュメモリの一部を示しており、第１２図
を参照して前述した従来例に比べて、ＣＰＵ側のアドレ
スラッチ回路２が省略され、ロウデコーダ４とワード線
ＷＬとの間にアドレスラッチ回路１０が設けられている
点が異なり、その他は同じであるので第１２図中と同じ
符号を付している。なお、ラッチ用クロックＣＬＫはア
ドレスラッチ回路１０およびデータラッチ回路６に与え
られている。

上記構成において、クロック入力によりアドレスラッチ
回路１０を少しの間だけ開けてロウデコーダ４の出力を
ラッチし、ラッチデータによってワード線ＷＬを選択し
た後にアドレスラッチ回路１０を閉じるように制御され
る。このような制御により、閉じた後のアドレスラッチ
回路１０の入力に変化があっても、この変化はワード線
ＷＬに伝わらない。従って、ＣＰＵ部のアドレス計算ユ
ニット１からアドレスバス３を経てロウデコーダ４ヘア
ドレスを転送してロウデコーダ４によりアドレスをデコ
ードする動作と、クロック入力によりアドレスラッチ回
路１０を開けてワード線ＷＬを開く動作とを独立にパイ
プライン的に行うことができるので、クロック入力によ
りアドレスラッチ回路１０を開ければ、直ぐにワード線
ＷＬが開き、クロック入力からデータ出力までの高速化
が達成される。この動作の様子を第２図に示している。

ここで、第２図と前記第１３図とを比較すると、本発明
では確かにクロック入力からデータ読出しまでは速くな
るが、クロック入力よりかなり前にＣＰＵがアドレスを
ださなければならないという問題点がありそうに思える
。しかし、通常、ＣＰＵとメモリを用いたシステムの速
度を決定している要因（クリティカルパス）はメモリ部
であり、アドレスはかなり速く出すことができるので、
システムにとっては本発明の方が高速化を実現できる。

ところで、前記アドレスラッチ回路１０は、例えば第４
図に示すようなマスタースレーブ型回路４０を用いても
よく、あるいは、第５図に示すようにロウデコーダ５０
をクロックドゲート構成にし、このロウデコーダ５０の
直後にラッチ回路５１を設けるようにしてもよく、ある
いは、第６図に示すようにロウデコーダ４の直後にクロ
ックドインバータ６１を設けるようにしてもよい。上記
マスタースレーブ型回路４０を用いる場合、第３図に示
すようにそのスレーブ回路４２を前記ロウデコーダ４の
直後に設け、そのマスター回路４１を上記ロウデコーダ
４の直前に設けるようにしてもよい。このようにすれば
、アドレスバス３に雑音によるレベル変化やバイブライ
ン動作時の先行変化があっても、この変化がロウデコー
ダ４に伝わらなくなり、ワード線ＷＬは前回のアドレス
に従った選択状態に安定に保たれる。また、ロウデコー
ダ４の直後にマスター回路４１とスレーブ回路４２とを
設ける場合に比べて、チップ上の占有面積が小さくて済
む。

前記第５図中のラッチ回路５１は、インバータ５２とク
ロックドインバータ５３とからなり、このクロックドイ
ンバータ５３は、例えば第７図（ａ）に示すように、Ｖ
ｄｄ電圧ノードとＶｓｓ電圧ノードとの間にＰ型ＭＯＳ
トランジスタ７１と７２とＮ型ＭＯＳトランジスタ７３
と７４とが直列接続されたＣＭＯＳクロックドインバー
タでもよく、あるいは、第７図（ｂ）に示すように、Ｃ
ＭＯＳインバータ７５の後にＰ型ＭＯＳトランジスタ７
６とＮ型ＭＯ３）ランジスタフ７とが並列接続されてな
るＣＭＯＳトランスファゲートが接続されたものでもよ
い。第５図中に示したクロックドゲート構成のロウデコ
ーダ５０も、上記した構成に準じて、ＣＭＯＳクロック
ドナントゲートによって、あるいは、ＣＭＯＳナントゲ
ートとＣＭＯＳトランスファゲートとの組み合わせを用
いて構成できる。

上記第５図に示した構成によれば、ラッチ回路５１のイ
ンバータ５２があるので、長いサイクルがある場合でも
ワード線が電位的に浮遊状態になることはない。

なお、前記第５図に示した構成には、リダンダンシー用
のフユーズ素子Ｆが挿入されているが、これは本発明に
とって直接の関係はないのでその詳述を省略するが、本
発明はりダンダンシー技術と相反するものではない。

また、前記第６図に示した構成によれば、回路が簡単な
のでチップ上の占有面積が小さくて済むが、ダイナミッ
ク構成であるので、クロックドインバータ６１が閉じた
後でワード線ＷＬが電位的に浮遊状態になることがある
。

ここで、注意したいことは、本発明で使用されるラッチ
回路は、同期型アクセスメモリで使用される第１４図（
ａ）に示すような回路とは全く違うことである。上記第
１４図（ａ）の回路は、第１４図（ｂ）に示すようにワ
ード線活性化信号Φｗｌがアクティブになったときのみ
ワード線ＷＬが活性化され、ワード線活性化信号ΦＷＲ
が非アクティブになったときにはワード線ＷＬが閉じら
れてしまうので、ラッチ機能があるとはいえない。即ち
、ワード線ＷＬを選択的に活性化している状態のときに
入力がいくら変化しても選択されているワード線ＷＬが
変化することはないという機能がない。これでは、ロウ
デコーダＲＤの出力が変化している間にメモリ部のワー
ド線やビット線が独立に動作することはできない。本発
明では、１つのサイクルで同時並列的にメモリ動作とア
ドレス伝達およびロウデコーディング動作を行えるので
スルーブツトが向上しており、このようなことは前記第
１４図（ａ）の回路では本質的に不可能である。

第８図は本発明の変形例を示しており、ロウデコーダが
複数段に分割されている場合（ここでは、アドレスビッ
トのうちの最下位以外のビットに対するロウデコーダ８
１と、最下位ビットＸｏ。

Ｘｏに対する部分ロウデコーダ８２とに分割されている
）　これに対応してアドレスラッチ回路８３．８４も複
数段に分割している。この場合でも、最初のロウデコー
ダ８１の後でワード線ＷＬの前にラッチ回路８３が入っ
ているので本発明の効果は期待できるが、前記第５図や
第６図に比べてクロック入力からデータ読出しまでが少
し遅くなる。

また、本発明は、低消費電力性や高速性を追及する目的
でワード線をメインワード線とセクションワード線とに
分けた二重ワード線構造を有する半導体メモリにも適用
することができる。即ち、例えば第９図に示すように、
ロウデコーダ９０とメインワード線ＭＷＬとの間にアド
レスラッチ回路９１を入れ、また、メモリセルアレイの
複数に分割されたセクションＳ　Ｅ　Ｃａ　−Ｓ　Ｅ　
Ｃｎを選択的に活性化制御するためのセクションデコー
ダＳＤの直後にアドレスラッチ回路９２を設けている。

ここで、ＳＤＬはセクションデコーダ線、ＳＷＬはセク
ションワード線、ＳＥＬはセクションワード線セレクト
回路、ＭＣはメモリセル、Ｃ８はカラムスイッチであり
、この例ではカラムデコーダＣＤの直後にもアドレスラ
ッチ回路９３を設けている。

このメモリにおいて、最もクリイティカルなバスとなる
のはメインワード線ＭＷＬであるので、このメインワー
ド線ＭＷＬの前にアドレスラッチ回路９１を設けること
が最も重要である。

なお、メインワード線ＭＷＬに代えて各セクションセレ
クト回路ＳＥＬの直後にアドレスラッチ回路９１を設け
るようにしてもよいが、ラッチ回路数が多くなるのでチ
ップ上の占有面積が大きくなる。

なお、第９図中のラッチ回路９１．９２は、第１のＣＭ
ＯＳクロックドインバータ９４とＣＭＯＳインバータ９
５の出力端と入力端との間に第２のＣＭＯＳクロックド
インバータ９６が並列接続されている。

第１０図（ａ）は上記第９図中のラッチ回路９１．９２
の変形例を示しており、第２のＣＭＯＳクロックドイン
バータ９６に代えてＣＭＯＳインバータ１０１を用いて
いる。この場合、第１のＣＭＯＳクロックドインバータ
９４がオン状態になったときに、その出力とＣＭＯＳイ
ンバータ１０１の出力とが衝突する。この衝突の影響（
遅延など）を弱めるためには、このＣＭＯＳインバータ
１０１の駆動能力を第１のＣＭＯＳクロックドインバー
タ９４の駆動能力より小さく設計しておけばよく、ある
いは、第１゜図（ｂ）に示すようにＣＭＯＳインバータ
１０１の出力端と第１のＣＭＯＳクロックドインバータ
９４の出力端との間に、例えばポリシリコンからなる高
抵抗（例えばＩＧΩ）Ｒを挿入しておけばよい。

なお、本発明のようにアドレスラッチ回路を設ける場合
には、電源投入時にアドレスラッチ回路を所定状態に初
期化してワード線を非活性状態にし、メモリセルの電流
消費を抑制することが望ましい。そこで、電源投入時に
ワード線を非活性状態にする方向にアドレスラッチ回路
の状態を初期化し得るようにしておけばよい。このため
には、例えば第５図中あるいは第６図中に点線で示すよ
うに、ラッチ回路に容量Ｃを付加接続しておくとか、電
源投入時にはアドレスデコーダがオンになるがメインワ
ード線やセクションデコーダ線を駆動するためのラッチ
回路がオフになるようにクロックＣＬＫを制御すればよ
い。

このように、クロックＣＬＫを制御するための回路の一
例を第１１図に示している。即ち、電源投入時には、初
期化パルス発生口路１１１は“０“レベルを出力し、ナ
ントゲート１１２の出力は“１″になり、インバータ１
１３の出力（ロウデコーダ用クロックＣＬＫ）とインバ
ータ１１４の出力（セクションデコーダ用クロックＣＬ
Ｋ）とは“０”　（非アクティブ）になり、インバータ
１１５の出力（ロウデコーダ用クロックＣＬＫ）とイン
バータ１１６の出力（セクションデコーダ用クロックＣ
ＬＫ）とは“１“　（アクティブ）になる。システムリ
セット入力によって初期化パルス発生回路１１１は“１
”レベルを出力し、クロック人力ＣＬＫはインバータ１
１７を経て前記ナントゲート１１２に入力し、以後は前
記したような１つのサイクルで同時並列的にメモリ動作
とアドレス伝達およびアドレスデコーディング動作が行
われる。

［発明の効果］ 上述したように本発明の半導体メモリによれば、クロッ
ク入力からデータ出力までの高速化が達成される。従っ
て、本発明のメモリをＣＰＵなどの論理演算処理ブロッ
クと同一半導体チップ上に混載したシステムで使用する
場合、システムで最も遅くてクリティカルパスになって
いるメモリ部の速度上のネックが解消されるので、シス
テムとしての高速化が達成される。特に、このようなシ
ステムの場合には、メモリに対する高速化の要求が強く
、システムの自由度が増しているので、チップ占有面積
の多少のオーバーヘッドがあっても本発明の構成を採用
することが望ましい。

また、上記したようなシステムの場合には、チップ上の
他のロジック部が発生する雑音も大きいが、アドレスを
ラッチしてしまえばラッチ入力に雑音が入ってもワード
線選択上の問題は生じないので、従来例に比べて本発明
のようになるべくワード線の近くにアドレスラッチ回路
を配置している構成は有利である。また、上記したよう
なシステムをパイプライン化することによって、スルー
ブツトの向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るオンチップキャッシュ
メモリとＣＰＵとを用いたシステムの一部を示すブロッ
ク図、第２図は第１図のシステムの動作を示すタイミン
グ図、第３図は第１図のシステムの変形例を示すブロッ
ク図、第４図乃至第６図はそれぞれ第１図中のアドレス
ラッチ回路の相異なる構成例を示す回路図、第７図（ａ
）および（ｂ）は第５図中のＣＭＯＳクロックドゲート
の具体例を示す回路図、第８図は第１図中のロウデコー
ダおよびアドレスラッチ回路の変形例を示す回路図、第
９図は本発明の他の実施例に係る二重ワード線構造を有
する半導体メモリの一部を示す回路図、第１０図（ａ）
および（ｂ）はそれぞれ本発明で用いられるアドレスラ
ッチ回路の他の例を示す回路図、第１１図は本発明で用
いられるクロックを電源投入時に制御する回路の一例を
示す回路図、第１２図は従来のオンチップキャッシュメ
モリとＣＰＵとを用いたシステムの一部を示すブロック
図、第１３図は第１２図のシステムの動作を示すタイミ
ング図、第１４図（ａ）および（ｂ）は従来の同期型ア
クセスメモリの一部を示す回路図および動作を示すタイ
ミング図である。 １・・・アドレス計算ユニット、３．・・・アドレスバ
ス、４．８１．８２．９０・・・ロウデコーダ、５・・
・メモリセルアレイ、６・・・データラッチ回路、１０
．５１．８Ｂ、８４．９１．９２．９３・・・アドレス
ラッチ回路、４０・・・マスタースレイブ回路、４１・
・・マスター回路、４２・・・スレイブ回路、ＣＤ・・
・カラムデコーダ、ＭＷＬ・・・メインワード線、Ｓ　
Ｅ　Ｃａ　−Ｓ　Ｅ　Ｃｎ−・・セクション、Ｓ　Ｄ　
−・・セクションデコーダ、ＳＤＬ・・・セクションデ
コーダ線、ＳＷＬ・・・セクションワード線、ＳＥＬ・
・・セレクト回路、ＭＣ・・・メモリセル。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図 第 図 第 図 第 図 （ａ） （ｂ） 第 図 Ｘｏ　　Ｘ。 第１２図

Claims (5)

【特許請求の範囲】
1. （１）ロウデコーダとワード線との間にアドレスラッチ
   回路が設けられていることを特徴とする半導体メモリ。
2. （２）前記アドレスラッチ回路はマスタースレーブ型回
   路からなり、そのスレーブ回路が前記ロウデコーダの直
   後に設けられ、そのマスター回路が上記ロウデコーダの
   直前に設けられていることを特徴とする請求項１記載の
   半導体メモリ。
3. （３）カラムデコーダの直後にアドレスラッチ回路が設
   けられていることを特徴とする請求項１または２記載の
   半導体メモリ。
4. （４）前記ワード線がメインワード線とセクションワー
   ド線とに分けられた二重ワード線構造を有する半導体メ
   モリにおいて、メモリセルアレイのセクションを選択的
   に活性化制御するためのセクションデコーダの直後にア
   ドレスラッチ回路が設けられていることを特徴とする請
   求項１記載の半導体メモリ。
5. （５）請求項１ないし４記載の半導体メモリは同一半導
   体チップ上に論理演算処理ブロックが搭載されているこ
   とを特徴とする半導体メモリ。