JPH02133937A - Mounting of bare chip of ic - Google Patents
Mounting of bare chip of icInfo
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- JPH02133937A JPH02133937A JP63288103A JP28810388A JPH02133937A JP H02133937 A JPH02133937 A JP H02133937A JP 63288103 A JP63288103 A JP 63288103A JP 28810388 A JP28810388 A JP 28810388A JP H02133937 A JPH02133937 A JP H02133937A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩｃのべアチップ実装方法に係り、特にＩＣチ
ップをフリップチップ方式により基板上に装着するため
のＩＣのべアチップ実装方法に関する。ここで、本発明
におけるＩＣは、集積回路、大規模集積回路、超大規模
集積回路等を総称したものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an IC bare chip mounting method, and more particularly to an IC bare chip mounting method for mounting an IC chip on a substrate using a flip-chip method. Here, the term "IC" in the present invention is a general term for integrated circuits, large-scale integrated circuits, very large-scale integrated circuits, and the like.
従来から、所望の回路パターンが形成された基板上の電
極層にＩＣチップの電極パッドを接続するベアチップ実
装手段として、ワイヤボンディング法、ＴＡＢ法、フリ
ップチップ法等があるが、この中で、フリップチップ法
は、ＩＣチップと基板とがはんだバンプにより固着され
た状態となるために、配線長が短くなって、信号伝搬速
度が向上し、また、ＩＣチップの面積で基板との接続が
可能であるために、高密度実装に適していることから、
近年多く用いられている。Conventionally, there are wire bonding methods, TAB methods, flip chip methods, etc. as bare chip mounting methods for connecting electrode pads of IC chips to electrode layers on a substrate on which a desired circuit pattern is formed. In the chip method, the IC chip and the board are fixed together with solder bumps, so the wiring length is shortened, the signal propagation speed is improved, and the connection to the board can be made using the area of the IC chip. Because of this, it is suitable for high-density mounting.
It has been widely used in recent years.
第６図は従来のフリップチップ法によるＩＣチップを示
したもので、３ｉ等の材料からなるＩＣチップ１の上面
には、Ａｌｌの電極パッド２が形成されており、この電
極パッド２の上面には、所望のパターンに基づいて前記
電極パッド２を露出させるパツシベーシヨン膜３が形成
されている。FIG. 6 shows an IC chip manufactured by the conventional flip-chip method. On the upper surface of the IC chip 1 made of a material such as 3i, an All electrode pad 2 is formed. A passivation film 3 is formed to expose the electrode pad 2 based on a desired pattern.
また、前記電極パッド２の露出部分には、Ｎ１、Ｃｕ、
Ｐｔ等の拡散防止！１４が形成されており、この拡散防
止層４の上面には、Ｔｉ、Ｃｒ、ＮｉＣｒ、ＡＩ等の’
ｆｌ＠ＦＩＡ ５が形成されている。これら各拡散防止
層４およびｖＨ看層５は、スパッタ法、蒸着法、メツキ
法等により形成されるものであり、さらに、前記密Ｓ層
５の上面には、球状のはんだバンプ６がメツキ法等の手
段により形成されている。Further, the exposed portion of the electrode pad 2 contains N1, Cu,
Preventing the diffusion of Pt, etc.! 14 is formed on the upper surface of this diffusion prevention layer 4.
fl@FIA 5 has been formed. These diffusion prevention layers 4 and vH monitoring layers 5 are formed by sputtering, vapor deposition, plating, etc., and furthermore, spherical solder bumps 6 are formed on the upper surface of the dense S layer 5 by plating. It is formed by means such as.
また、このように形成されたＩＣデツプ１は、第７図に
示すように、基板７上に所望の回路パターンに従って形
成された電極１ｌ１８に、前記ＩＣチップ１のはんだバ
ンプ６を接合させてリフローさせる等して、前記基板７
上にＩＣチップ１を接続するようにしている。The IC depth 1 thus formed is then reflowed by bonding the solder bumps 6 of the IC chip 1 to the electrodes 1l18 formed on the substrate 7 according to a desired circuit pattern, as shown in FIG. The substrate 7
An IC chip 1 is connected to the top.
しかし、前記従来のＩＣチップ実装方法においては、Ｉ
Ｃデツプ１側にはんだバンプ６を形成するものであるた
め、ＩＣチップ１をＩｉ造する場合に、はんだバンプ６
を形成する工程が必要であり、一般のはんだバンプ６を
形成しないＩＣチップ１に比較して、信頼性が低下して
しまい、製造時における歩留りが著しく低下してしまう
という問題を有している。また、信頼性を高めるために
、はんだバンプ６を形成するまでに、ＩＣチップ１の電
極パッド２上にパッシベーション１３、拡散防止ｌＩ４
および密１１１５等からなる多ｌＩ！ｉ構造を形成しな
ければならず、製造工程も多く、製造時間も良いもので
あった。しかも、前記はんだバンプ６を形成するため、
ＩＣチップ１の製造コスｉ・が高くなってしまうという
問題を有している。However, in the conventional IC chip mounting method, I
Since the solder bumps 6 are formed on the C depth 1 side, when manufacturing the IC chip 1, the solder bumps 6
The process of forming the solder bumps 6 is necessary, and compared to the IC chip 1 in which the general solder bumps 6 are not formed, the reliability is lowered and the yield during manufacturing is significantly lowered. . In addition, in order to improve reliability, passivation 13 is applied to the electrode pads 2 of the IC chip 1 before the solder bumps 6 are formed.
And multi-lI consisting of dense 1115 etc.! The i-structure had to be formed, there were many manufacturing steps, and the manufacturing time was short. Moreover, in order to form the solder bumps 6,
There is a problem in that the manufacturing cost of the IC chip 1 becomes high.
本発明はこれらの点に鑑みてなされたものであり、ＩＣ
チップの信頼性を向上させることができ、かつ、ＩＣチ
ップを安価に製造することができ、しかも実装工程を低
減し、かつ確実にＩＣチップを接続することのできるＩ
Ｃのベアチップ実装方法を提供することを目的とする。The present invention has been made in view of these points, and is an IC
An integrated circuit that can improve chip reliability, manufacture IC chips at low cost, reduce mounting steps, and connect IC chips reliably.
The purpose of this invention is to provide a C bare chip mounting method.
前記目的を達成するため本発明に係るＩＣのベアチップ
実装方法は、ＩＣチップに形成された電極パッドと基板
上に所望の回路パターンに従って形成された電極層とを
はんだバンプを介して接続するＩＣのベアチップ実装方
法において、前記基板上に形成された電極層上に球状の
はんだバンプを形成し、その後前記ＩＣチップに形成さ
れた電極パッドと前記基板上のはんだバンプとを接続す
るようにしたことを特徴とするものである。To achieve the above object, the bare chip mounting method for an IC according to the present invention connects electrode pads formed on an IC chip and electrode layers formed on a substrate according to a desired circuit pattern via solder bumps. In the bare chip mounting method, spherical solder bumps are formed on an electrode layer formed on the substrate, and then the electrode pads formed on the IC chip and the solder bumps on the substrate are connected. This is a characteristic feature.
本発明によれば、はんだバンプを基板の電極層部分に形
成するようにしたので、ＩＣチップにはんだバンプを形
成する必要がなく、一般のバンプを形成していないＩＣ
チップをそのまま利用することができ、はんだバンプ形
成工程におけるＩｃチップの信頼性の低下を防ぐことが
でき、しかも、ＩＣチップの製造コストを低減させるこ
とができ、更に基板上へのはんだバンプの形成は容易で
あり、■枚数を低減して、かつ、確実にＩＣチップを接
続することができるものである。According to the present invention, since the solder bumps are formed on the electrode layer portion of the substrate, there is no need to form solder bumps on the IC chip, and it is possible to
The chip can be used as it is, the reliability of the IC chip can be prevented from decreasing in the solder bump forming process, and the manufacturing cost of the IC chip can be reduced. (2) The number of IC chips can be reduced and IC chips can be reliably connected.
以下、本発明の実施例を第１図から第５図を参照して説
明する。Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.
第１図および第２図は本発明の一実施例を示したもので
、基板７の上面には、電極層８が形成されており、この
電極ｌｌ！８の上面には、拡散防止層９が形成されてい
る。また、前記拡散防止層９の上面には、はんだバンプ
６が形成されている。1 and 2 show an embodiment of the present invention, in which an electrode layer 8 is formed on the upper surface of a substrate 7, and this electrode ll! A diffusion prevention layer 9 is formed on the upper surface of the substrate 8 . Furthermore, solder bumps 6 are formed on the upper surface of the diffusion prevention layer 9.
このような基板７を形成する方法を、第２図により説明
する。A method for forming such a substrate 7 will be explained with reference to FIG.
先ず、同図（ａ）に示す基板７上に、同図（ｂ＞に示す
ように所望の回路パターンに基づいて電極ｗ！Ｊ８を形
成する。その後、同図（Ｃ）に示すように、レジスＩ・
膜１０を塗布し、前記基板７の電極ｌｉ！ｉ８部分を露
出させるパターンを形成する。その後、同図（ｄ）に示
すように、無電界Ｎ１メツキ等の手段により、拡散防止
層９を形成し、続いて、同図（ｅ）に示すように、はん
だメツキ１１を行なう。その後、同図（ｆ）に示すよう
に、前記レジスト膜１０を除去した後、同図（Ｑ）に示
すように、はんだリフロー等を行なって球状のはんだバ
ンプ６を形成することにより、第１図に示す基板７を得
ることができる。First, the electrode w!J8 is formed on the substrate 7 shown in (a) of the same figure based on a desired circuit pattern as shown in (b) of the same figure. Thereafter, as shown in (C) of the same figure, Regis I.
A film 10 is applied and the electrode li! of the substrate 7 is applied. A pattern is formed to expose the i8 portion. Thereafter, as shown in FIG. 4(d), a diffusion prevention layer 9 is formed by means such as electric fieldless N1 plating, followed by solder plating 11 as shown in FIG. 4(e). Thereafter, as shown in FIG. 1F, after removing the resist film 10, as shown in FIG. The substrate 7 shown in the figure can be obtained.
そして、第３図に示すように、所望のパターンに従って
電極パッド２が形成されたＩＣチップ１を基板７上に配
置して位置決めを行なうとともに、基板７をＩＣチップ
１側へ近接させて、前記基板７上の溶融状態にあるはん
だバンプ６と前記ＩＣチップ１のＮ極バッド２とを接続
する。Then, as shown in FIG. 3, the IC chip 1 on which the electrode pads 2 are formed according to a desired pattern is placed and positioned on the substrate 7, and the substrate 7 is brought close to the IC chip 1 side. The molten solder bumps 6 on the substrate 7 and the N-pole pads 2 of the IC chip 1 are connected.
また、前記ＩＣチップ１の電極バッド２がＡ１＋ＡＬＪ
材料から形成されている場合は、はんだに対する接合性
がよいので、そのまま、基板７のはんだバンプ６に接続
することができる。しかし、例えば、ＩＣチップ１の電
極パッド２がＡ１により形成されている場合は、はんだ
に対する接合性が悪いので、第４図に示すように、この
ＩＣチップ１の電極バッド２上に無電界Ｎｉメツキ等に
よりはんだに対する接合性、すなわちぬれ性のよい金属
層１２を形成した後に、この金属層１２を前記基板７の
はんだバンプ６に接続することにより、確実な接続を行
なうことができる。Further, the electrode pad 2 of the IC chip 1 is A1+ALJ
If it is made of a material, it has good solder bonding properties, so it can be connected to the solder bumps 6 of the substrate 7 as is. However, if the electrode pad 2 of the IC chip 1 is made of A1, for example, the solder bondability is poor, so as shown in FIG. After forming a metal layer 12 with good solder bondability, that is, good wettability, by plating or the like, by connecting this metal layer 12 to the solder bumps 6 of the substrate 7, a reliable connection can be achieved.
したがって、本実施例においては、はんだバンプ６を基
板７の電極層８部分に形成するようにしたので、ＩＣチ
ップ１にはんだバンプ６を形成する必要がなく、一般の
バンプを形成していないＩＣチップ１をそのまま利用す
ることができ、はｌυだバンプ６の形成工程に伴うＩＣ
デツプ１の信頼性の低下を皆無とすることができ、しか
も、ＩＣチップ１の製造コストを低減させることができ
る。また、基板７上へのはんだバンプ６の形成は、従来
のＩＣチップ１上への形成に比べて、工程数が低減され
ており、極めて短時間にかつ低コストで製することがで
き、しかもはんだバンプ６とＩＣチップ１との接続を確
実に行なうことができる。Therefore, in this embodiment, since the solder bumps 6 are formed on the electrode layer 8 portion of the substrate 7, it is not necessary to form the solder bumps 6 on the IC chip 1, and it is possible to The chip 1 can be used as is, and the IC associated with the process of forming the bumps 6 can be used as is.
There can be no reduction in the reliability of the deep layer 1, and the manufacturing cost of the IC chip 1 can be reduced. Furthermore, the number of steps required to form the solder bumps 6 on the substrate 7 is reduced compared to the conventional formation on the IC chip 1, and it can be manufactured in an extremely short time and at low cost. The solder bumps 6 and the IC chip 1 can be reliably connected.
また、第５図は本発明の他の実施例を示したもので、基
板としてガラス基板１３を用いたものである。このガラ
ス基板１３上に、所望の回路パターンに従って電極層８
を直接形成し、この電極層８上に拡散防止層９を介して
はんだバンプ６を形成すると、はんだの応力により、前
記ガラス基板１３上に形成された電極層８が剥離しやす
くなってしまうため、本実施例においては、前記ガラス
基板１３と電極層８との間に、中ＷＡ層１４を介在させ
るようになされている。この中間１１１４は、前記電極
層８を形成する躾の内部応力と逆方向の内部応力（例え
ば、引張応力に対しては圧縮応力、逆に圧縮応力には引
張応力）を有する蒸着膜であり、例えば、Ｔａ２０５等
の酸化物絶縁膜やＴａ２Ｎ１Ｔａ−８ｉ０２、Ｎ １−
Ｃｒ等の抵抗体膜が用いられる。例えば、電極層８とし
てＮ１メツキ、３ｎメツキ、５ｎ−Ｐｂメツキ等の材料
を用いた場合、この電極層８材料は、弓張り応力を発生
ずるので、中間層１４に前記Ｔａ２０５、Ｔａ２Ｎ、Ｔ
ａ−８ｉｏ２等の材料を用いれば、前記中間層１４が圧
縮応力を発生するので、両層８，１４の内部応力同志が
釣り合って、前記電極層８の剥離を有効に防止すること
ができ、ガラス基板１３に対する電極層８の密着信頼性
を著しく高めることができる。Further, FIG. 5 shows another embodiment of the present invention, in which a glass substrate 13 is used as the substrate. An electrode layer 8 is placed on this glass substrate 13 according to a desired circuit pattern.
If solder bumps 6 are formed directly on this electrode layer 8 via a diffusion prevention layer 9, the electrode layer 8 formed on the glass substrate 13 will easily peel off due to the stress of the solder. In this embodiment, a middle WA layer 14 is interposed between the glass substrate 13 and the electrode layer 8. This intermediate 1114 is a deposited film having an internal stress in the opposite direction to the internal stress forming the electrode layer 8 (for example, compressive stress for tensile stress, and tensile stress for compressive stress), For example, oxide insulating films such as Ta205, Ta2N1Ta-8i02, N1-
A resistor film made of Cr or the like is used. For example, when a material such as N1 plating, 3n plating, 5n-Pb plating, etc. is used as the electrode layer 8, the material of the electrode layer 8 generates bowing stress, so the intermediate layer 14 is coated with the Ta205, Ta2N, T
If a material such as a-8io2 is used, the intermediate layer 14 generates compressive stress, so the internal stresses of both layers 8 and 14 are balanced, and peeling of the electrode layer 8 can be effectively prevented. The adhesion reliability of the electrode layer 8 to the glass substrate 13 can be significantly improved.
なお、本発明は前記実施例に限定されるものではなく、
必要に応じて変更することができる。Note that the present invention is not limited to the above embodiments,
It can be changed as necessary.
以上述べたように本発明に係るＩＣのベアチップ実装方
法は、はんだバンプを基板の電８ｉ層部分に形成するよ
うにしたので、ＩＣチップにはんだバンプを形成する必
要がなく、一般のバンプを形成していないＩＣチップを
そのまま利用することができ、はんだバンプ形成工程に
おけるＩＣチップの信頼性の低下を防ぐことができ、し
かも、ＩＣチップの製造コスＩ・を低減させることがで
き、更に基板上へのはんだバンプの形成は容易であり、
工程数を低減し“Ｃ１かつ、確実にＩＣチップを基板に
接続することかできる等の効果を奏する。As described above, in the IC bare chip mounting method according to the present invention, the solder bumps are formed on the electronic 8i layer portion of the board, so there is no need to form solder bumps on the IC chip, and ordinary bumps can be formed. It is possible to use IC chips that have not been soldered as is, prevent a decrease in the reliability of the IC chips in the solder bump forming process, and reduce the manufacturing cost of IC chips. It is easy to form solder bumps on
It has the effect of reducing the number of steps and making it possible to connect the IC chip to the board reliably and with C1.
第１図から第５図は本発明の実施例を示したもので、第
１図は基板の縦断面図、第２図（ａ）から（Ｇ）は第１
図の基板の製造工程を示す説明図、第３図および第４図
はそれぞれ基板とＩＣチップとの接続工程を示す説明図
、第５図はガラス基板を用いた他の実施例を示す基板の
縦断面図、第６図は従来のＩＣチップを示す縦断面図、
第７図は従来の基板とＩＣチップとの接続工程を示す説
明図である。
１・・・ＩＣチップ、２・・・電極パッド、６・・・は
んだバンプ、７・・・基板、８・・・電極層、９・・・
拡散防止層、１０・・・レジスト膜、１２・・・金属層
、１３・・・ガラス基板、１４・・・中間層。
孔１図1 to 5 show embodiments of the present invention, in which FIG. 1 is a vertical cross-sectional view of the substrate, and FIGS. 2(a) to 5(G) are the first
3 and 4 are explanatory diagrams showing the process of connecting the substrate and the IC chip, respectively. A vertical cross-sectional view, FIG. 6 is a vertical cross-sectional view showing a conventional IC chip,
FIG. 7 is an explanatory diagram showing a conventional process of connecting a substrate and an IC chip. DESCRIPTION OF SYMBOLS 1... IC chip, 2... Electrode pad, 6... Solder bump, 7... Substrate, 8... Electrode layer, 9...
Diffusion prevention layer, 10... Resist film, 12... Metal layer, 13... Glass substrate, 14... Intermediate layer. Hole 1 diagram
Claims (1)
路パターンに従って形成された電極層とをはんだバンプ
を介して接続するＩＣのべアチップ実装方法において、
前記基板上に形成された電極層上にはんだバンプを形成
し、その後前記ＩＣチップに形成された電極パッドと前
記基板上のはんだバンプとを接続するようにしたことを
特徴とするＩＣのベアチップ実装方法。In an IC bare chip mounting method in which electrode pads formed on an IC chip and electrode layers formed on a substrate according to a desired circuit pattern are connected via solder bumps,
Bare chip mounting of an IC, characterized in that solder bumps are formed on the electrode layer formed on the substrate, and then the electrode pads formed on the IC chip and the solder bumps on the substrate are connected. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288103A JPH02133937A (en) | 1988-11-15 | 1988-11-15 | Mounting of bare chip of ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288103A JPH02133937A (en) | 1988-11-15 | 1988-11-15 | Mounting of bare chip of ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133937A true JPH02133937A (en) | 1990-05-23 |
Family
ID=17725835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288103A Pending JPH02133937A (en) | 1988-11-15 | 1988-11-15 | Mounting of bare chip of ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133937A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077725A (en) * | 1992-09-03 | 2000-06-20 | Lucent Technologies Inc | Method for assembling multichip modules |
-
1988
- 1988-11-15 JP JP63288103A patent/JPH02133937A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077725A (en) * | 1992-09-03 | 2000-06-20 | Lucent Technologies Inc | Method for assembling multichip modules |
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