JPH02128523A - Offset correcting circuit - Google Patents
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- JPH02128523A JPH02128523A JP63283314A JP28331488A JPH02128523A JP H02128523 A JPH02128523 A JP H02128523A JP 63283314 A JP63283314 A JP 63283314A JP 28331488 A JP28331488 A JP 28331488A JP H02128523 A JPH02128523 A JP H02128523A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオフセット補正回路に関し、特に差動増幅器を
用いたオフセット補正回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an offset correction circuit, and particularly to an offset correction circuit using a differential amplifier.
従来、かかるオフセット補正回路はＡ／Ｄ変換器やＤ／
Ａ変換器あるいは通信用ＬＳＩ等のオフセット電圧を補
正するために差動増幅器を用いて実現されている。Conventionally, such offset correction circuits are used in A/D converters and D/D converters.
This is realized using a differential amplifier to correct the offset voltage of an A converter or communication LSI.
第５図はかかる従来の一例を示すオフセット補正回路図
である。FIG. 5 is an offset correction circuit diagram showing an example of such a conventional technique.
第５図に示ずように、このオフセット補正回路は、差動
アンプ回路１１と出力段のＮＭＯ３−ＦＥＴ２３を含む
差動増幅器１と、差動アンプ回路１１の正転入力端子（
＋）および反転入力端子（＝）にそれぞれ接続された補
正用の容量素子１２．１３からなる補正容量回路３と、
入力側が基準電圧源（ＶＲＥｐ）４とアナログ入力信号
源（ＡＩＮ）５および制御信号源（φ１２）９に接続さ
れ且つ出力側か差動増幅器１および補正容量回路￥８３
に接続され、ＣＭＯ３−ＦＥＴ１４〜１８とインバータ
１９〜２１で構成されたオフセット電圧補正のための制
御回路２′とを有し、差動増幅器１の出力段トランジス
タ２３には電源端子８に接続されたＰＭＯＳ−ＦＥＴ２
２と接地された抵抗素子２４とが接続され、・この抵抗
素子２４とＮＭＯ３−ＦＥＴ２３との接続点から出力Ｖ
ＯＵＴを取り出している。As shown in FIG. 5, this offset correction circuit includes a differential amplifier circuit 11, a differential amplifier 1 including an output stage NMO3-FET 23, and a non-inverting input terminal (
+) and an inverting input terminal (=), respectively, a correction capacitor circuit 3 comprising correction capacitor elements 12 and 13 connected to the inverting input terminal (=);
The input side is connected to the reference voltage source (VREp) 4, analog input signal source (AIN) 5, and control signal source (φ12) 9, and the output side is the differential amplifier 1 and correction capacitor circuit ￥83
The output stage transistor 23 of the differential amplifier 1 is connected to the power supply terminal 8. PMOS-FET2
2 and a grounded resistance element 24 are connected, and the output V is output from the connection point between this resistance element 24 and the NMO3-FET 23.
The OUT is being taken out.
第６図（ａ）、（ｂ）はそれぞれ第５図に示す補正容量
回路の時系列接続回路図であり、第７図は第５図に示す
制御信号と出力電圧の関係を時系列で示すタイミング図
である。6(a) and 6(b) are time-series connection circuit diagrams of the correction capacitance circuit shown in FIG. 5, respectively, and FIG. 7 shows the relationship between the control signal and the output voltage shown in FIG. 5 in chronological order. FIG.
第６図（ａ）および第７図に示すように、この補正回路
は制御信号９（φ１２）によって制御されるが、この制
御信号による制御期間Ｔ Ｂ−、とＴ１２−２はオフセ
ット電圧サンプリング期間であり、容量素子１２が短絡
されて基準電圧源ｖ８□が差動アンプ回路１１の正転入
力端子（＋）に印加されると同時に、出力端子ＶＯＵＴ
が反転入力端子（−）に接続される期間である。すなわ
ち、第６図（ａ）の回路接続はこのようなＴ１２−１゜
Ｔｌ２−２期間の接続状態を表わす。As shown in FIGS. 6(a) and 7, this correction circuit is controlled by a control signal 9 (φ12), and the control periods T B- and T12-2 by this control signal are offset voltage sampling periods. The capacitive element 12 is short-circuited and the reference voltage source v8□ is applied to the normal input terminal (+) of the differential amplifier circuit 11, and at the same time, the output terminal VOUT
This is the period during which the input terminal is connected to the inverting input terminal (-). That is, the circuit connection in FIG. 6(a) represents the connection state during such periods T12-1 and T12-2.
ここで、容量素子１２の両端および容量素子１３の片側
は基準電圧源４の電位ＶＲＦ：Ｆにバイアスされ、また
差動アンプ回路１１のオフセット電圧をＶｏＦＦｌとす
ると、容量素子１３の他の一端はＶ ＲＥＰ ＋ Ｖ
０ＦＦＩにバイアスされる。すなわち、容量素子１３に
はＶｏＦＦｌ分の電荷がチャージされる。Here, both ends of the capacitive element 12 and one side of the capacitive element 13 are biased to the potential VRF:F of the reference voltage source 4, and assuming that the offset voltage of the differential amplifier circuit 11 is VoFFl, the other end of the capacitive element 13 is V REP + V
Biased to 0FFI. That is, the capacitive element 13 is charged with a charge equal to VoFFl.
次に、第６図（ａ）および第７図に示すように、制御信
号（φ１゜）つがない制御期間Ｔｏ２−．とＴ ０２−
２とＴ。２−３はオフセット電圧ホールド期間であり、
アナログ入力信号（ＡＩＮ）５が容量素子１２を介して
差動アンプ回路１１の正転入力端子（＋）に印加され、
出力電圧Ｖ ＯＵＴが容量素子１３を介して反転入力端
子（−）に印加される期間である。すなわち、第６図（
ｂ）はこのようなＴ ｏ２−、〜Ｔ ｏ２−、期間の接
続状態を表わす。Next, as shown in FIGS. 6(a) and 7, a control period To2-. and T 02-
2 and T. 2-3 is an offset voltage hold period,
An analog input signal (AIN) 5 is applied to the normal input terminal (+) of the differential amplifier circuit 11 via the capacitive element 12,
This is a period during which the output voltage V OUT is applied to the inverting input terminal (-) via the capacitive element 13. In other words, Fig. 6 (
b) represents the connection state during such a period of T o2-, ~T o2-.
ここで、容量素子１２の片側はアナログ入力信号Ａオて
バイアスされるが、上述したオフセット電圧サンプリン
グ期間では容量素子１２にたまっている電荷はＯであっ
たので、容量素子１３の他方および差動アンプ回路１１
の正転入力端子（＋）はアナログ入力信号ＡＩＮと同レ
ベルの電圧に追従する。一方、差動増幅器１の出力Ｖ
ＯＵＴおよび容量素子１３の片側は、制御期間Ｔ１２か
らＴｏ２区間に切換わっな瞬間にＡ ＩＮ＋ Ｖ ｏｐ
ｐｔとなり、したがって容量素子１３にはＶｏＦＦｌ分
の電荷が蓄積されているので、容量素子１３のもう一方
と差動アンプ回路１１の反転入力端子（−）はＡ ＩＮ
＋ ２ Ｖ ｏｐｐｔとなる。しかしながら、第６図（
ｂ）においては、負帰還のかかった差動増幅器の回路構
成となっているので、容量素子１３にＶｏｐｐ１分の電
荷が蓄積されたままＴｏ２の区間内で最終的には■ｏＵ
Ｔ端子がＡＩＮに、また差動アンプ回路１１の反転入力
端子（−）がＡ ＩＮ＋ Ｖ ｏｐｐｔに落ちつく。Here, one side of the capacitive element 12 is biased by the analog input signal A, but since the charge accumulated in the capacitive element 12 was O during the offset voltage sampling period mentioned above, the other side of the capacitive element 13 and the differential Amplifier circuit 11
The normal rotation input terminal (+) follows the voltage at the same level as the analog input signal AIN. On the other hand, the output V of differential amplifier 1
OUT and one side of the capacitive element 13 are A IN+ V op at the moment when the control period T12 switches to the To2 period.
pt, and therefore the capacitive element 13 has accumulated the charge of VoFFl, so the other side of the capacitive element 13 and the inverting input terminal (-) of the differential amplifier circuit 11 are A IN
+2 V oppt. However, Fig. 6 (
In b), since the circuit configuration is a differential amplifier with negative feedback, the charge for Vopp1 is accumulated in the capacitive element 13, and eventually ■oU within the interval To2.
The T terminal becomes AIN, and the inverting input terminal (-) of the differential amplifier circuit 11 becomes AIN+Voppt.
以上のように、オフセット補正回路の出力電圧の時間的
変化は、第７図に示す電圧波形ＶＯυＴ１のようになる
。従って、第５図に示す電圧と電流を変換させる回路に
おいて、容量素子からなる補正回路を用いることにより
、正確な電圧−電流変換を行うことができる。As described above, the output voltage of the offset correction circuit changes over time as shown in the voltage waveform VOυT1 shown in FIG. Therefore, in the circuit for converting voltage and current shown in FIG. 5, by using a correction circuit including a capacitive element, accurate voltage-current conversion can be performed.
また、第８図は第５図に示す従来のオフセット補正回路
を用いたＡ／Ｄ変換器のブロック図である。Further, FIG. 8 is a block diagram of an A/D converter using the conventional offset correction circuit shown in FIG. 5.
第８図に示すように、このＡ／Ｄ変換器はアナログ信号
３１を入力する入力部に上述したオフセット補正回路３
５′を用いたものであり、制御信号発生回路３６からの
制御信号３７（上述のφ１２）により、コンパレータ３
３で基準電圧３４と比較する出力電圧を補正している。As shown in FIG. 8, this A/D converter has the above-mentioned offset correction circuit 3 at the input section for inputting the analog signal 31.
5' is used, and the control signal 37 (the above-mentioned φ12) from the control signal generation circuit 36
3, the output voltage to be compared with the reference voltage 34 is corrected.
尚、３０は基準電圧源であり、３２はＤ／Ａ変換回路を
表わず。Note that 30 is a reference voltage source, and 32 does not represent a D/A conversion circuit.
上述した第５図に示すような従来のオフセット補正回路
は、補正電圧サンプリング期間Ｔ １２−。The conventional offset correction circuit as shown in FIG. 5 described above has a correction voltage sampling period T12-.
′Ｆ１２−２において、
の関係が成り立つ時、Ｔ、２区間内で正確に差動アンプ
回路１１のオフセット電圧をサンプリングすることがで
きず、第７図に示すタイミングチャート中出力電圧■。' In F12-2, when the following relationship holds true, the offset voltage of the differential amplifier circuit 11 cannot be sampled accurately within the interval T, and the output voltage ■ in the timing chart shown in FIG.
ＵＴ２のＶＢｌおよび■６□の誤差が生してしまう。こ
の誤差分はオフセット保持期間Ｔｏ２でもそのまま保持
されるのて、かかる補正回路を第８図て説明したＡ／Ｄ
変換器のアナログ人力部に使用した時は、変換誤差が増
幅され大きくなってしまうという問題がある。Errors in VBl and ■6□ of UT2 will occur. This error is held as it is during the offset holding period To2, so the A/D correction circuit described in FIG.
When used in the analog human power section of a converter, there is a problem in that the conversion error is amplified and becomes larger.
この出力電圧誤差の問題は差動アンプ回路１］のスルー
レー１−やドライブ電流あるいはオフセット補正容量値
に大きく影響され、特にＬＳＩ上でかかる回路を実現さ
せる場合、製品のばらつきか大きくなり且つ安定した特
性を得ることができないという欠点を有している。This problem of output voltage error is greatly affected by the slew relay 1-, drive current, or offset correction capacitance value of the differential amplifier circuit 1], and especially when implementing such a circuit on an LSI, the product variation becomes large and the stability becomes large. It has the disadvantage that the characteristics cannot be obtained.
本発明の目的は、かかる差動増幅器（差動アンプ回路）
のスルーレート、出力電流やオフセット補正容量値ある
いは入力電圧の値の影響を受けることなくオフセット補
正電圧を出力することのてきるオフセット補正回路を提
供することにある。The object of the present invention is to provide such a differential amplifier (differential amplifier circuit)
An object of the present invention is to provide an offset correction circuit that can output an offset correction voltage without being affected by the slew rate, output current, offset correction capacitance value, or input voltage value.
本発明のオフセット補正回路は、出力段に接続される差
動増幅器と、前記差動増幅器の正転入力端子および反転
入力端子にそれぞれ接続される容量素子を有する補正用
容量回路と、入力側がアナログ信号入力源と基準電圧源
および制御信号源に接続され且つ出力側が前記差動増幅
器および補正用容量回路に接続され、ＭＯＳ）ランジス
タおよびインバータで形成した制御回路とを有するオフ
セット補正回路において、前記制御信号源を二種類設け
、前記制御回路により前記差動増幅器の入力に対する時
系列の制御期間を三つに設定し、第一の制御期間では前
記差動増幅器の正転入力端子と反転入力端子および出力
端子とを短絡し、第二の制御期間では前記差動増幅器の
正転入力端子に接続された容量素子を短絡して基準電圧
を供給し且つ反転入力端子と出力端子を短絡し、第三の
期間では前記アナログ信号入力源を前記差動増幅器の正
転入力端子に接続された容量素子に接続し且つ出力端子
を前記反転入力端子に接続された容量素子に接続するよ
うに構成される。The offset correction circuit of the present invention includes a differential amplifier connected to an output stage, a correction capacitor circuit having a capacitor element connected to a normal input terminal and an inverting input terminal of the differential amplifier, and an analog input side. In the offset correction circuit, the offset correction circuit has a control circuit connected to a signal input source, a reference voltage source and a control signal source, and whose output side is connected to the differential amplifier and the correction capacitance circuit, and formed by a MOS transistor and an inverter. Two types of signal sources are provided, and the control circuit sets three time-series control periods for the input of the differential amplifier, and in the first control period, the normal input terminal, the inverting input terminal, and In the second control period, the capacitive element connected to the non-inverting input terminal of the differential amplifier is short-circuited to supply the reference voltage, and the inverting input terminal and the output terminal are short-circuited. During the period, the analog signal input source is connected to the capacitive element connected to the non-inverting input terminal of the differential amplifier, and the output terminal is connected to the capacitive element connected to the inverting input terminal.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すオフセット補正回路図
である。FIG. 1 is an offset correction circuit diagram showing an embodiment of the present invention.
第１図に示すように、本実施例は差動増幅器］と、基準
電圧源（ＶＲａｐ ） ４ 、アナログ入力信号源（Ａ
ＩＮ）５および二つの制御信号源（φ１１゜φ２１）６
．７に接続された制御回路２と、容量素−つ
子１２．１３を有し、これら容量素子１．２．１３がそ
れぞれ差動増幅器〕を構成する差動アンプ回路１１の正
転入力端子（＋）および反転入力端子（−）に接続され
た補正容量回路３とを有しており、制御回路２において
差動増幅器］の入力に対する時系列の制御期間をＭＯＳ
−ＦＥＴからなるトランスファゲート１４〜１８，２５
．２８とインバータ］９〜２１，２６．２７により三つ
に設定している。As shown in FIG.
IN) 5 and two control signal sources (φ11゜φ21) 6
．． The non-inverting input terminal ( +) and a correction capacitor circuit 3 connected to the inverting input terminal (-), and in the control circuit 2, the time-series control period for the input of the differential amplifier is
- Transfer gates 14 to 18, 25 consisting of FETs
．． 28 and inverter] 9 to 21, 26, and 27.
次に、このオフセット補正回路の動作について、第１図
と第２図（ａ）〜（Ｃ）および第３図を用いて説明する
。Next, the operation of this offset correction circuit will be explained using FIG. 1, FIGS. 2(a) to 2(C), and FIG. 3.
第２図＜ａ）〜（Ｃ）はそれぞれ第１図に示す補正容量
回路の時系列接続回路図であり、第３図は第１図に示す
制御信号と出力電圧との関係を時系列で示すタイミング
図である。Figures 2<a) to (C) are time-series connection circuit diagrams of the correction capacitance circuit shown in Figure 1, and Figure 3 shows the relationship between the control signal and output voltage shown in Figure 1 in time-series. FIG.
第１図乃至第３図に示すように、このオフセット補正回
路は二つの制御信号φ１１およびφ２１で制御されてい
るが、第１図においてＣＭＯ３−ＦＥ１゛て形成される
）ヘランスファゲー１〜２５と２８とがＯＮする状Ｒ（
期間Ｔ ２１ ＞での回路構成は、第２図（ａ）のよう
になっている。また、同様に第２図（ｂ）に示す回路構
成は制御期間Ｔ１１のときの接続状態を表わし、第２図
（ｃ）に示す回路構成は制御期間ＴＯ＋のときの接続状
態を表わす。すなわち、容量素子１２の両端および差動
アンプ回路１１の両入力端子と出力端子および容量素子
１３の両端は基準電圧源４のＶＲＥＦ電位にバイアスさ
れている。この時、差動アンプ回路１１の両入力端子お
よび容量素子１３の両側が基準電圧■ＲＥｐにバイアス
される時間ＴＡは次式で表わすことができる。As shown in FIGS. 1 and 3, this offset correction circuit is controlled by two control signals φ11 and φ21, and in FIG. The state R (
The circuit configuration during the period T 21 > is as shown in FIG. 2(a). Similarly, the circuit configuration shown in FIG. 2(b) represents the connection state during the control period T11, and the circuit configuration shown in FIG. 2(c) represents the connection state during the control period TO+. That is, both ends of the capacitive element 12, both input terminals and output terminals of the differential amplifier circuit 11, and both ends of the capacitive element 13 are biased to the VREF potential of the reference voltage source 4. At this time, the time TA during which both input terminals of the differential amplifier circuit 11 and both sides of the capacitive element 13 are biased to the reference voltage REp can be expressed by the following equation.
なお、ＣＡ：容量１３の容量値
ＩＲｐ、Ｆ：基準電圧ＶＲＢｐのドライブ電流この式か
ら基準電圧ＶＲＲＦにバイアスされる時間ＴＡはＩ Ｒ
ＥＰ ＞） ＣＡ Ｘ Ｖ ＲＥＦの時Ｉ ＲＥＦが一
定であれば、はとんど変動しない。すなわち、の関係が
成り立てば、Ｔ１□の時間内に容量素子１３の両端をＶ
ＲＥＦ電位に引上げることができる。Note that CA: capacitance value IRp of capacitor 13, F: drive current of reference voltage VRBp From this equation, the time TA biased to reference voltage VRRF is IRp.
When EP >) CA In other words, if the following relationship holds true, both ends of the capacitive element 13 are connected to V within the time T1□.
It can be pulled up to REF potential.
通常、Ｖ ＲＥＰ ＞） Ｖ ０ＰＰ２であるので、次
のＴ１１の期間でＣＭＯ３−ＦＥＴからなるトランスフ
ァゲート１７，２５．２８をＯＦＦさせ、またトランス
７７ゲー１−１５．１６．１８をＯＮさせルコとにより
、ＶＯｔ＋↑の電位はＶ ＲＥＦ ＋ Ｖ ０ＦＦ２に
瞬時にして引き上げられる。すなわち、Ｔ１１の期間内
で差動アンプ回路１１の出力端子電位ＶＯＬＩＴは基準
電位ＶＲＥＦのドライブ電流が十分大きければＶＲＥＦ
電位やＡＩＮ電位などの他の影響を受けるこなく確実に
Ｖ ＲＥＦ ＋ Ｖ ０ＦＦ２に引上げられる。Normally, V REP >) V 0PP2, so in the next T11 period, transfer gates 17 and 25.28 made up of CMO3-FETs are turned OFF, and transformer 77 gates 1-15, 16, and 18 are turned ON. As a result, the potential of VOt+↑ is instantly raised to V REF + V 0FF2. That is, within the period T11, the output terminal potential VOLIT of the differential amplifier circuit 11 becomes VREF if the drive current of the reference potential VREF is sufficiently large.
It is reliably raised to V REF + V 0FF2 without being influenced by other potentials such as the potential or the AIN potential.
以上の結果、次のＴｏｌの期間では、アナログ入力信号
の電位ＡＩＮに対して出力電位Ｖ ＯＵＴは差動増幅器
１のオフセット電圧の影響を受けることなく、アナログ
入力電位ＡＩＮの電位に保たれる。As a result of the above, in the next Tol period, the output potential V OUT is not affected by the offset voltage of the differential amplifier 1 and is maintained at the potential of the analog input potential AIN with respect to the potential AIN of the analog input signal.
第４図は上述した本発明のオフセット補正回路を用いた
Ａ／Ｄ変換器のブロック図である。FIG. 4 is a block diagram of an A/D converter using the offset correction circuit of the present invention described above.
第４図に示すように、かかる補正回路３５をＡ／Ｄ変換
器のアナログ入力部に使用した場合、Ｔｏ１期間で確実
にアナログ入力信号（ＡＩＮ）３１の電位が得られるこ
とから、この期間Ｔｏ１で基準電圧源３０．Ｄ／Ａ変換
回路３２．コンパレータ３３、基準電圧源３４．制御信
号発生回路３６およびその二つの制御信号３７．３８に
よりＡ／Ｄ変換を行なえば、精度のよい変換結果が得ら
れる。As shown in FIG. 4, when such a correction circuit 35 is used in the analog input section of an A/D converter, the potential of the analog input signal (AIN) 31 is reliably obtained during the To1 period. and the reference voltage source 30. D/A conversion circuit 32. Comparator 33, reference voltage source 34. If A/D conversion is performed using the control signal generation circuit 36 and its two control signals 37 and 38, a highly accurate conversion result can be obtained.
以上説明したように、本発明のオフセット補正回路は、
差動増幅器と補正用容量回路および制御回路とを設け、
二種類の制御信号を用いて差動増幅器のオフセット補正
を行うにあたり、オフセット電圧のサンプリング期間前
に差動増幅器の正転入力端子と反転入力端子とを接続す
ることにより、前記差動増幅器のスルーレート、出力電
流。As explained above, the offset correction circuit of the present invention
A differential amplifier, a correction capacitance circuit, and a control circuit are provided,
When performing offset correction of a differential amplifier using two types of control signals, by connecting the normal input terminal and the inverting input terminal of the differential amplifier before the sampling period of the offset voltage, the throughput of the differential amplifier can be adjusted. rate, output current.
オフセット補正容量値および入力電圧の値の影響を受け
ることなく、オフセット補正が実現できるという効果が
あり、特にモノリシック化に好適なオフセット補正回路
が得られるという効果がある。There is an effect that offset correction can be realized without being affected by the offset correction capacitance value and the input voltage value, and there is an effect that an offset correction circuit that is particularly suitable for monolithic formation can be obtained.
第１図は本発明の一実施例を示すオフセット補正回路図
、第２図（ａ）〜（Ｃ）はそれぞれ第１図に示す補正容
量回路の時系列接続回路図、第３図は第１図に示す制御
信号と出力電圧との関係を時系列で示すタイミング図、
第４図は本発明のオフセット補正回路を用いたＡ／Ｄ変
換器のブロック図、第５図は従来の一例を示すオフセッ
ト補正回路図、第６図（ａ）、（ｂ）はそれぞれ第５図
に示す補正容量回路の時系列接続回路図、第７図は第５
図に示す制御信号と出力電圧の関係を時系列で示すタイ
ミング図、第８図は第５図に示す従来のオフセット補正
回路を用いたＡ／Ｄ変換器のブロック図である。
１・・・差動増幅器２・・・制御回路、３・・・補正容
量回路、４・・・基準電圧源（ＶＲｇｐ ） 、５・・
・アナログ入力信号源（ＡＩＮ＞、６．７・・制御信号
（φ１゜Ｑ２□）、８・・電源端子、１１・・差動アン
プ回路、１．２．１３・・・容量素子、１４〜１８，２
５．２８・・１ヘランスフアゲート、１９〜２１，２６
．２７・・インバータ、２２・・・Ｐチャネル型ＭＯ３
）ランジスタ（２ＭＯ８−ＦＥＴ）、２３・・・Ｎチャ
ネル型ＭＯ３）ランジスタ（ＮＭＯ８−ＦＥＴ）、２４
・・・抵抗素子。
代理人 弁理士 内 原 晋FIG. 1 is an offset correction circuit diagram showing one embodiment of the present invention, FIGS. 2(a) to (C) are time-series connection circuit diagrams of the correction capacitance circuit shown in FIG. 1, and FIG. A timing diagram showing the relationship between the control signal and the output voltage shown in the figure in chronological order,
FIG. 4 is a block diagram of an A/D converter using the offset correction circuit of the present invention, FIG. 5 is an offset correction circuit diagram showing an example of the conventional method, and FIGS. The time series connection circuit diagram of the correction capacitance circuit shown in the figure, Figure 7 is
A timing diagram showing the relationship between the control signal and the output voltage shown in time series, and FIG. 8 is a block diagram of an A/D converter using the conventional offset correction circuit shown in FIG. DESCRIPTION OF SYMBOLS 1... Differential amplifier 2... Control circuit, 3... Correction capacitance circuit, 4... Reference voltage source (VRgp), 5...
・Analog input signal source (AIN>, 6.7... Control signal (φ1゜Q2□), 8... Power supply terminal, 11... Differential amplifier circuit, 1.2.13... Capacitive element, 14~ 18,2
5.28...1 Herrans Fargate, 19-21,26
．． 27...Inverter, 22...P channel type MO3
) transistor (2MO8-FET), 23...N-channel type MO3) transistor (NMO8-FET), 24
...resistance element. Agent Patent Attorney Susumu Uchihara
Claims (1)
転入力端子および反転入力端子にそれぞれ接続される容
量素子を有する補正用容量回路と、入力側がアナログ信
号入力源と基準電圧源および制御信号源に接続され且つ
出力側が前記差動増幅器および補正用容量回路に接続さ
れ、ＭＯＳトランジスタおよびインバータで形成した制
御回路とを有するオフセット補正回路において、前記制
御信号源を二種類設け、前記制御回路により前記差動増
幅器の入力に対する時系列の制御期間を三つに設定し、
第一の制御期間では前記差動増幅器の正転入力端子と反
転入力端子および出力端子とを短絡し、第二の制御期間
では前記差動増幅器の正転入力端子に接続された容量素
子を短絡して基準電圧を供給し且つ反転入力端子と出力
端子を短絡し、第三の期間では前記アナログ信号入力源
を前記差動増幅器の正転入力端子に接続された容量素子
に接続し且つ出力端子を前記反転入力端子に接続された
容量素子に接続するように構成したことを特徴とするオ
フセット補正回路。A differential amplifier connected to the output stage, a correction capacitor circuit having capacitive elements connected to the normal input terminal and the inverting input terminal of the differential amplifier, respectively, and an analog signal input source, a reference voltage source, and In an offset correction circuit that is connected to a control signal source, has an output side connected to the differential amplifier and the correction capacitor circuit, and has a control circuit formed of a MOS transistor and an inverter, two types of the control signal sources are provided, and the control signal source is connected to the differential amplifier and the correction capacitor circuit. A circuit sets three time-series control periods for the input of the differential amplifier,
In the first control period, the non-inverting input terminal, the inverting input terminal and the output terminal of the differential amplifier are short-circuited, and in the second control period, the capacitive element connected to the non-inverting input terminal of the differential amplifier is short-circuited. to supply a reference voltage, and short-circuit the inverting input terminal and the output terminal, and in a third period, connect the analog signal input source to a capacitive element connected to the non-inverting input terminal of the differential amplifier, and short-circuit the inverting input terminal and the output terminal. An offset correction circuit characterized in that the offset correction circuit is configured to be connected to a capacitive element connected to the inverting input terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283314A JP2723562B2 (en) | 1988-11-08 | 1988-11-08 | Offset correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283314A JP2723562B2 (en) | 1988-11-08 | 1988-11-08 | Offset correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128523A true JPH02128523A (en) | 1990-05-16 |
| JP2723562B2 JP2723562B2 (en) | 1998-03-09 |
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ID=17663857
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| Application Number | Title | Priority Date | Filing Date |
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| JP63283314A Expired - Fee Related JP2723562B2 (en) | 1988-11-08 | 1988-11-08 | Offset correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723562B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766728A (en) * | 1993-08-23 | 1995-03-10 | Nec Corp | Analog/digital converter |
| JP2010256968A (en) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | Voltage regulator circuit |
-
1988
- 1988-11-08 JP JP63283314A patent/JP2723562B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766728A (en) * | 1993-08-23 | 1995-03-10 | Nec Corp | Analog/digital converter |
| JP2010256968A (en) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | Voltage regulator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723562B2 (en) | 1998-03-09 |
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