JPH02128243A - 並列計算機のｃｐｕヒストリ回路 - Google Patents
並列計算機のｃｐｕヒストリ回路Info
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- JPH02128243A JPH02128243A JP63281308A JP28130888A JPH02128243A JP H02128243 A JPH02128243 A JP H02128243A JP 63281308 A JP63281308 A JP 63281308A JP 28130888 A JP28130888 A JP 28130888A JP H02128243 A JPH02128243 A JP H02128243A
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Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵ内の実行のヒストリをヒストリメモリに収集する
ための並列計算機のＣＰＵヒストリ回路に関し、 各ＣＰＵの実行に対するヒストリの収集をヒストリメモ
リに格納し、クロック制御によりヒストリの収集を同時
に開始することを可能とすることを目的とし、 複数のＣＰＵが共通バスを介してメインメモリに接続さ
れる並列計算機システムの各ＣＰＵにおいて、各ＣＰＵ
の実行状態を示す内容を格納するヒストリメモリ手段と
、前記ヒストリメモリ手段をアクセスするアドレスを格
納するとともにそのアドレスを変化させるアクセス手段
と、前記複数の前記ＣＰＵ内にあるヒストリメモリ手段
への書き込みデータの書き込み制御、及び前記アクセス
手段のアドレス開始を同時に行うヒストリ収集同時開始
手段を有するように構成する。
ための並列計算機のＣＰＵヒストリ回路に関し、 各ＣＰＵの実行に対するヒストリの収集をヒストリメモ
リに格納し、クロック制御によりヒストリの収集を同時
に開始することを可能とすることを目的とし、 複数のＣＰＵが共通バスを介してメインメモリに接続さ
れる並列計算機システムの各ＣＰＵにおいて、各ＣＰＵ
の実行状態を示す内容を格納するヒストリメモリ手段と
、前記ヒストリメモリ手段をアクセスするアドレスを格
納するとともにそのアドレスを変化させるアクセス手段
と、前記複数の前記ＣＰＵ内にあるヒストリメモリ手段
への書き込みデータの書き込み制御、及び前記アクセス
手段のアドレス開始を同時に行うヒストリ収集同時開始
手段を有するように構成する。
本発明は、共通バスに複数のＣＰＵが接続されている並
列計算機システムに係り、更に詳しくはＣＰＵ内の実行
のヒストリをヒストリメモリに収集するための並列計算
機のＣＰＵヒストリ回路に関する。
列計算機システムに係り、更に詳しくはＣＰＵ内の実行
のヒストリをヒストリメモリに収集するための並列計算
機のＣＰＵヒストリ回路に関する。
集積化技術の発展に伴い、複数のＣＰＵを共通バスに接
続し、大きな仕事を各ＣＰＵに分散して実行する並列計
算機が構築されるようになってきた。このような並列計
算機においてはある時刻においてできるだけ多くのＣＰ
Ｕが実行していることが望ましい、一般に１つの仕事を
ＣＰＵで分散して実行する場合には、１つのＣＰＵから
共通バスを介して他のＣＰＵにデータを伝送し実行する
ため、通信競合があり、従って複数のＣＰＵを常に同時
に稼働することは一般に難しい。このような並列計算機
において、各ＣＰＵがどのような動作を実行しているか
というヒストリを観測することは極めて重要である。特
に各ＣＰＵが正常に動作しているかどうかを調べるデバ
ッキング或いは並列計算機の性能を評価する場合等にお
いて、各ＣＰＵがどのような命令をどの時点で実行して
いるかというヒストリをヒストリメモリに格納し、その
ヒストリメモリの内容を適当な時間に表示することが重
要となる。
続し、大きな仕事を各ＣＰＵに分散して実行する並列計
算機が構築されるようになってきた。このような並列計
算機においてはある時刻においてできるだけ多くのＣＰ
Ｕが実行していることが望ましい、一般に１つの仕事を
ＣＰＵで分散して実行する場合には、１つのＣＰＵから
共通バスを介して他のＣＰＵにデータを伝送し実行する
ため、通信競合があり、従って複数のＣＰＵを常に同時
に稼働することは一般に難しい。このような並列計算機
において、各ＣＰＵがどのような動作を実行しているか
というヒストリを観測することは極めて重要である。特
に各ＣＰＵが正常に動作しているかどうかを調べるデバ
ッキング或いは並列計算機の性能を評価する場合等にお
いて、各ＣＰＵがどのような命令をどの時点で実行して
いるかというヒストリをヒストリメモリに格納し、その
ヒストリメモリの内容を適当な時間に表示することが重
要となる。
従来このような並列計算機においては、各ＣＰＵ内にあ
るローカルメモリを用いて各ＣＰＵが実行した命令を記
録し、各ローカルメモリに格納された命令集合を適当な
時間に収集し、それを解析することにより各ＣＰＵのヒ
ストリの収集を行っている。
るローカルメモリを用いて各ＣＰＵが実行した命令を記
録し、各ローカルメモリに格納された命令集合を適当な
時間に収集し、それを解析することにより各ＣＰＵのヒ
ストリの収集を行っている。
従来この種の並列計算機のヒストリ収集方式は、各ＣＰ
Ｕ内にあるローカルメモリを用いていたため、デパック
時あるいは評価時において、ヒストリの収集を統一的に
表示装置に表示することが困難となり、従って各ＣＰＵ
の実行状態を観察するのに、同一の時間軸を用いること
ができず、多くの時間を必要とするという問題点が生じ
ていた。
Ｕ内にあるローカルメモリを用いていたため、デパック
時あるいは評価時において、ヒストリの収集を統一的に
表示装置に表示することが困難となり、従って各ＣＰＵ
の実行状態を観察するのに、同一の時間軸を用いること
ができず、多くの時間を必要とするという問題点が生じ
ていた。
本発明は各ＣＰＵの実行に対するヒストリの収集をヒス
トリメモリに格納し、クロック制御によりヒストリの収
集を同時に開始することを可能とすることを目的とする
。
トリメモリに格納し、クロック制御によりヒストリの収
集を同時に開始することを可能とすることを目的とする
。
第１図は本発明の原理ブロック図である。
複数のＣＰＵＩ、２．３が共通バス４を介してメインメ
モリ５に接続される並列計算機システムの各ＣＰＵにお
いて、ヒストリメモリ手段６は、各ＣＰＵの実行状態を
示す内容を格納し、アクセス手段７は、ヒストリメモリ
手段６をアクセスするアドレスを格納するとともにその
アドレスを変化させ、ヒストリ収集同時開始手段８は、
すべての前記ＣＰＵ内にあるすべてのヒストリメモリ６
への書き込みデータの書き込み制御、及び前記アクセス
手段７のアドレス開始を同時に行うことを特徴とする。
モリ５に接続される並列計算機システムの各ＣＰＵにお
いて、ヒストリメモリ手段６は、各ＣＰＵの実行状態を
示す内容を格納し、アクセス手段７は、ヒストリメモリ
手段６をアクセスするアドレスを格納するとともにその
アドレスを変化させ、ヒストリ収集同時開始手段８は、
すべての前記ＣＰＵ内にあるすべてのヒストリメモリ６
への書き込みデータの書き込み制御、及び前記アクセス
手段７のアドレス開始を同時に行うことを特徴とする。
本発明では共通バスに接続された複数のＣＰＵの各ＣＰ
Ｕ内にヒストリメモリ６を有し、各ヒストリメモリ６の
ヒストリの収集をクロック制御により同時に開始する。
Ｕ内にヒストリメモリ６を有し、各ヒストリメモリ６の
ヒストリの収集をクロック制御により同時に開始する。
本発明の実施例を図面を参照して説明する。
第２図は本発明の構成の第１の実施例である。
同図において、ＣＰＵ−１、ＣＰＵ−２・・・ＣＰＵ−
Ｎは共通バス１４に接続された複数のＣＰＵで、ＭＥＭ
は各ＣＰＵがアクセス可能な共通メモリ１５である。各
ＣＰＵにおいて、１６はヒストリメモリ、１７はヒスト
リメモリをアクセスするアドレスレジスタ、１８はアド
レスレジスタの内容をインクリメントするインクリメン
タであり、アドレスレジスタ１７と、インクリメンタ１
８によってアドレスカウンタを構成するものである。
Ｎは共通バス１４に接続された複数のＣＰＵで、ＭＥＭ
は各ＣＰＵがアクセス可能な共通メモリ１５である。各
ＣＰＵにおいて、１６はヒストリメモリ、１７はヒスト
リメモリをアクセスするアドレスレジスタ、１８はアド
レスレジスタの内容をインクリメントするインクリメン
タであり、アドレスレジスタ１７と、インクリメンタ１
８によってアドレスカウンタを構成するものである。
ヒストリノそり１６はアドレスレジスタ１７によって指
定される番地にその時点でのヒストリデータを格納する
。ヒストリメモリ１６の内容はヒストリデータの読み出
し時に出力され、例えばサービスプロセッサ１９等に共
通バス１４を介して入力され、ヒストリの内容を表示装
置２０を介して観測する。
定される番地にその時点でのヒストリデータを格納する
。ヒストリメモリ１６の内容はヒストリデータの読み出
し時に出力され、例えばサービスプロセッサ１９等に共
通バス１４を介して入力され、ヒストリの内容を表示装
置２０を介して観測する。
ＣＰＵ−１、ＣＰＵ−２・・・ＣＰＵ−Ｎの各ＣＰＵは
同期クロックＣＬＫ−１、ＣＬＫ−２・・・ＣＬＫ−Ｎ
によって同期し、その各クロックがアドレスレジスタ１
７０更新に対する同期クロックとなっている。また、各
アドレスレジスタ１７にはクリア信号ＣＬＲ−１、ＣＬ
Ｒ−２・・・ＣＬＲ−Ｎが入力され、これらの信号が入
力された場合にはアドレスレジスタ１７の内容は０とな
り、ヒストリノそり１６００番地の指定となる。
同期クロックＣＬＫ−１、ＣＬＫ−２・・・ＣＬＫ−Ｎ
によって同期し、その各クロックがアドレスレジスタ１
７０更新に対する同期クロックとなっている。また、各
アドレスレジスタ１７にはクリア信号ＣＬＲ−１、ＣＬ
Ｒ−２・・・ＣＬＲ−Ｎが入力され、これらの信号が入
力された場合にはアドレスレジスタ１７の内容は０とな
り、ヒストリノそり１６００番地の指定となる。
クリア信号ＣＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｎ
はｌのときアドレスレジスタ１７（ＰＴＲ−１，ＰＴＲ
−２，・・・ＰＴＲ−Ｎ）をリセットし、この時ヒスト
リの収集開始を指示することになる。
はｌのときアドレスレジスタ１７（ＰＴＲ−１，ＰＴＲ
−２，・・・ＰＴＲ−Ｎ）をリセットし、この時ヒスト
リの収集開始を指示することになる。
クロック信号ＣＬＫ−１，ＣＬＫ−２，・・・ＣＬ Ｋ
−Ｎは対応するヒストリメモリ１７への書き込み、及び
対応するアドレスレジスタ１６ヘインクリメンタ１８の
出力のセツティングを指示するものである。クロック信
号ＣＬＫ−１，ＣＬＫ−２，・・・ＣＬＫ−Ｎが１のと
きヒストリメモリ１６及びアドレスレジスタＰＴＲ−１
、ＰＴＲ−２，・・・ＰＴＲ−Ｎへ入力の信号を書き込
むことになる。この第１の実施例においてはまず、クリ
ア信号ＣＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｎによ
りアドレスレジスタＰＴＲ−１，ＰＴＲ−２，・・・Ｐ
ＴＲ−Ｎの値を０にする。そしてクロック信号ＣＬＫ−
１，ＣＬＫ−２，・・・ＣＬＫ−Ｈによりヒストリメモ
リ１６ （Ｈ３−１゜Ｈ３−２，・・・Ｈ３−Ｎ）にヒ
ストリが記録され、インクリメンタ１８ （ＡＤＤ−１
，ＡＤＤ−２、・・・ＡＤＤ−Ｎ）により１が加算され
る。
−Ｎは対応するヒストリメモリ１７への書き込み、及び
対応するアドレスレジスタ１６ヘインクリメンタ１８の
出力のセツティングを指示するものである。クロック信
号ＣＬＫ−１，ＣＬＫ−２，・・・ＣＬＫ−Ｎが１のと
きヒストリメモリ１６及びアドレスレジスタＰＴＲ−１
、ＰＴＲ−２，・・・ＰＴＲ−Ｎへ入力の信号を書き込
むことになる。この第１の実施例においてはまず、クリ
ア信号ＣＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｎによ
りアドレスレジスタＰＴＲ−１，ＰＴＲ−２，・・・Ｐ
ＴＲ−Ｎの値を０にする。そしてクロック信号ＣＬＫ−
１，ＣＬＫ−２，・・・ＣＬＫ−Ｈによりヒストリメモ
リ１６ （Ｈ３−１゜Ｈ３−２，・・・Ｈ３−Ｎ）にヒ
ストリが記録され、インクリメンタ１８ （ＡＤＤ−１
，ＡＤＤ−２、・・・ＡＤＤ−Ｎ）により１が加算され
る。
この動作を続ければ、ヒストリメモリ１６（Ｈ３−１，
Ｈ３−２，・・・Ｈ３−Ｎ）のＯ番地から１ずつアドレ
スがカウントアツプされ、そのときに各クロック周期に
おいてメインメモリ１５へ入力されるメインメモリのプ
ログラムカウンタ（図示せず）の内容がヒストリメモリ
ＭＳ−１，Ｈ３−２，・・・Ｈ３−Ｈの対応するアドレ
スに格納される。この場合、全てのクリア信号ＣＬＲ−
１゜ＣＬＲ−２，・・・ＣＬＲ−Ｎが同時に与えられな
い場合にはヒストリの収集開始時刻は異なるが、すべて
のＣＰＵにおいてクリア信号ＣＬＲ−１゜ＣＬＲ−２，
・・・ＣＬＲ−Ｎを同時に入力し、さらにクロック信号
ＣＬＫ−１，ＣＬＫ−２゜・・ＣＬＫ−Ｎを同期をとる
ことによりヒストリの収集開始時刻は同時となり、かつ
ヒストリ収集タイミングも同時となる。ヒストリの収集
開始時刻は同時に行えば、異なるＣＰＵ間のヒストリを
同一時間軸を用いて比べることができる。
Ｈ３−２，・・・Ｈ３−Ｎ）のＯ番地から１ずつアドレ
スがカウントアツプされ、そのときに各クロック周期に
おいてメインメモリ１５へ入力されるメインメモリのプ
ログラムカウンタ（図示せず）の内容がヒストリメモリ
ＭＳ−１，Ｈ３−２，・・・Ｈ３−Ｈの対応するアドレ
スに格納される。この場合、全てのクリア信号ＣＬＲ−
１゜ＣＬＲ−２，・・・ＣＬＲ−Ｎが同時に与えられな
い場合にはヒストリの収集開始時刻は異なるが、すべて
のＣＰＵにおいてクリア信号ＣＬＲ−１゜ＣＬＲ−２，
・・・ＣＬＲ−Ｎを同時に入力し、さらにクロック信号
ＣＬＫ−１，ＣＬＫ−２゜・・ＣＬＫ−Ｎを同期をとる
ことによりヒストリの収集開始時刻は同時となり、かつ
ヒストリ収集タイミングも同時となる。ヒストリの収集
開始時刻は同時に行えば、異なるＣＰＵ間のヒストリを
同一時間軸を用いて比べることができる。
第３図は本発明の構成の第２の実施例図である。
同図において第２図と同じ記号のものは同じ番号が示さ
れている。１６はヒストリメモリ、１７はアドレスレジ
スタ、１８はアドレスレジスタ１７の内容をインクリメ
ントするインクリメンタ、１５は共通メモリで、１４は
共通バスである。第２の実施例においては、各ＣＰＵ内
にあるヒストリメモリ１６ （ＭＳ−１，ＭＳ−２，・
・・Ｈ３−Ｎ）のヒストリの収集を同時に開始するクロ
ック制御を効率よく行うために、クロック信号とフラグ
の値のアンドをとるアンド回路２１及びフラグをセット
するフリップフロップ２２がある。このフラグ用フリッ
プフロップ２２はヒストリの収集を行うかどうかのフラ
グをセットするもので、フラグが１のときヒストリを収
集することを意味し、０のときヒストリを収集しないこ
とを示す。
れている。１６はヒストリメモリ、１７はアドレスレジ
スタ、１８はアドレスレジスタ１７の内容をインクリメ
ントするインクリメンタ、１５は共通メモリで、１４は
共通バスである。第２の実施例においては、各ＣＰＵ内
にあるヒストリメモリ１６ （ＭＳ−１，ＭＳ−２，・
・・Ｈ３−Ｎ）のヒストリの収集を同時に開始するクロ
ック制御を効率よく行うために、クロック信号とフラグ
の値のアンドをとるアンド回路２１及びフラグをセット
するフリップフロップ２２がある。このフラグ用フリッ
プフロップ２２はヒストリの収集を行うかどうかのフラ
グをセットするもので、フラグが１のときヒストリを収
集することを意味し、０のときヒストリを収集しないこ
とを示す。
フラグフリップフロップ２２に入力する信号はセット信
号とリセット信号であり、セット信号は対応するフラグ
の値を１にする信号で、リセット信号は対応するフラグ
の値をＯにする信号である。
号とリセット信号であり、セット信号は対応するフラグ
の値を１にする信号で、リセット信号は対応するフラグ
の値をＯにする信号である。
このフラグフリップフロップ２２においては、初期時に
おいてフリップフロップＦＬＡＧ−１，ＦＬＡＧ−２，
・・・ＦＬＡＧ−Ｎの値はすべて０にし、クリア信号Ｃ
ＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｈによりアドレ
スレジスタＰＴＲ−１゜ＰＴＲ＝２． ・・・ＰＴＲ
−Ｈの値をＯにする。
おいてフリップフロップＦＬＡＧ−１，ＦＬＡＧ−２，
・・・ＦＬＡＧ−Ｎの値はすべて０にし、クリア信号Ｃ
ＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｈによりアドレ
スレジスタＰＴＲ−１゜ＰＴＲ＝２． ・・・ＰＴＲ
−Ｈの値をＯにする。
従って、ヒストリメモリＨ３−１，Ｈ３−２゜・・Ｈ３
−Ｎに供給されるクロック信号は一旦停止する。従って
ヒストリメモリの指定される番地はＯとなる。これがヒ
ストリの収集開始の指示である。それからフラグの値を
１にするためのセット信号５ＥＴ−１，５ＥＴ−２，・
・・５ＥＴ−Ｎを各ＣＰ［Ｊ−１，ＣＰＵ−２，・・・
ＣＰＵ−Ｎに入力し、フラグの値を１にする。それ以後
、クロック信号ＣＬＫ−１，ＣＬＫ−２，・・・ＣＬＫ
−Ｈにより、ヒストリメモリＨ３−，１，Ｈ３−２，・
・・Ｈ３−Ｎにメインメモリのプログラムカウンタの値
が書き込まれてヒストリがとられ、同じクロック周期に
おいて、インクリメンタＡＤＤ−１，ＡＤＤ−２，・・
・ＡＤＤ−Ｎが１加算され次のクロックにおいてアドレ
スレジスタＰＴＲ−１，ＰＴＲ−２，・・・ＰＴＲ−Ｎ
の内容が１だけ加算されることになる。この動作を繰り
返すことにより、各クロック周期においてヒストリメモ
リＭＳ−１，ＭＳ−２，・・・Ｈ３−Ｈに入力されるプ
ログラムカウンタの内容がヒストリメモリＭＳ−１，Ｈ
３−２，・・・Ｈ３−Ｎの指定されるアドレスに格納さ
れる。このようにフラグとクロックとのアンド回路ＡＮ
Ｄ−１，ＡＮＤ−２、・・・ＡＮＤ−Ｎを設置し、クロ
ックを停止した後、フラグをセットし、それ以後入力さ
れるクロック信号によってヒストリメモリＨ３−１゜）
（Ｓ−２，・・・Ｈ３−Ｈにプログラムカウンタの内容
をセットすることにより、異なるＣＰＵ間のヒストリ収
集開始時刻を同一にすることが可能となる。
−Ｎに供給されるクロック信号は一旦停止する。従って
ヒストリメモリの指定される番地はＯとなる。これがヒ
ストリの収集開始の指示である。それからフラグの値を
１にするためのセット信号５ＥＴ−１，５ＥＴ−２，・
・・５ＥＴ−Ｎを各ＣＰ［Ｊ−１，ＣＰＵ−２，・・・
ＣＰＵ−Ｎに入力し、フラグの値を１にする。それ以後
、クロック信号ＣＬＫ−１，ＣＬＫ−２，・・・ＣＬＫ
−Ｈにより、ヒストリメモリＨ３−，１，Ｈ３−２，・
・・Ｈ３−Ｎにメインメモリのプログラムカウンタの値
が書き込まれてヒストリがとられ、同じクロック周期に
おいて、インクリメンタＡＤＤ−１，ＡＤＤ−２，・・
・ＡＤＤ−Ｎが１加算され次のクロックにおいてアドレ
スレジスタＰＴＲ−１，ＰＴＲ−２，・・・ＰＴＲ−Ｎ
の内容が１だけ加算されることになる。この動作を繰り
返すことにより、各クロック周期においてヒストリメモ
リＭＳ−１，ＭＳ−２，・・・Ｈ３−Ｈに入力されるプ
ログラムカウンタの内容がヒストリメモリＭＳ−１，Ｈ
３−２，・・・Ｈ３−Ｎの指定されるアドレスに格納さ
れる。このようにフラグとクロックとのアンド回路ＡＮ
Ｄ−１，ＡＮＤ−２、・・・ＡＮＤ−Ｎを設置し、クロ
ックを停止した後、フラグをセットし、それ以後入力さ
れるクロック信号によってヒストリメモリＨ３−１゜）
（Ｓ−２，・・・Ｈ３−Ｈにプログラムカウンタの内容
をセットすることにより、異なるＣＰＵ間のヒストリ収
集開始時刻を同一にすることが可能となる。
従ってＣＰＵ間のヒストリ内容の比較ができることにな
り、これによりＣＰＵ間の動作関係を調べることが可能
となる。なお、ヒストリメモリ１６の内容の収集は適当
な時刻においてヒストリメモリ１６から読み出され、バ
スを介してサービスプロセッサ１９に与えられ、サービ
スプロセッサ１９に接続されたデイスプレィ表示装置２
０上に各ＣＰＵの内容を表示装置に表示することにより
、ヒストリが観測することが可能となる。
り、これによりＣＰＵ間の動作関係を調べることが可能
となる。なお、ヒストリメモリ１６の内容の収集は適当
な時刻においてヒストリメモリ１６から読み出され、バ
スを介してサービスプロセッサ１９に与えられ、サービ
スプロセッサ１９に接続されたデイスプレィ表示装置２
０上に各ＣＰＵの内容を表示装置に表示することにより
、ヒストリが観測することが可能となる。
なお、第３図の実施例においてリセット信号Ｒ５ＥＴ−
１，Ｒ３ＥＴ−１，・ ・ ・ＲＳ ＥＴ−Ｎとクリア
信号ＣＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｎを同一
信号を用いることにより、フラグフリップフロップ２２
とアドレスレジスタ１７を同時にリセットしてもよい。
１，Ｒ３ＥＴ−１，・ ・ ・ＲＳ ＥＴ−Ｎとクリア
信号ＣＬＲ−１，ＣＬＲ−２，・・・ＣＬＲ−Ｎを同一
信号を用いることにより、フラグフリップフロップ２２
とアドレスレジスタ１７を同時にリセットしてもよい。
第４図は本発明によるヒストリ収集の表示形式である０
例えばＣＰＵが３台ある場合には、ＣＰＵ−１、ＣＰＵ
−２、ＣＰＵ−３はＯから６までのクロック周期におい
て第４図に示すように０クロツク目ではＣＰＵ−１が実
行され、１クロツク目においてもＣＰＵ−１，２クロツ
ク目と、３クロツク目はＣＰＵ−１からＣＰＵ−３まで
はすべて停止状態である。そして、４クロツク目におい
てＣＰＵ−２が実行され、クロック周期５は実行してい
るＣＰＵはなく、クロック周期６においてＣＰＵ−２と
ＣＰＵ−３が同時に実行されることが示されている。
例えばＣＰＵが３台ある場合には、ＣＰＵ−１、ＣＰＵ
−２、ＣＰＵ−３はＯから６までのクロック周期におい
て第４図に示すように０クロツク目ではＣＰＵ−１が実
行され、１クロツク目においてもＣＰＵ−１，２クロツ
ク目と、３クロツク目はＣＰＵ−１からＣＰＵ−３まで
はすべて停止状態である。そして、４クロツク目におい
てＣＰＵ−２が実行され、クロック周期５は実行してい
るＣＰＵはなく、クロック周期６においてＣＰＵ−２と
ＣＰＵ−３が同時に実行されることが示されている。
このように本発明では各ヒストリメモリのヒストリ収集
を同時に開始するようにクロック制御を行っているため
に並列計算機の各ＣＰＵ間のヒストリメモリの内容を比
較することができ、ＣＰＵ間の動作関係を調べることが
可能で、デパック時における各ＣＰＵのヒストリの内容
あるいは、並列計算機の並列度に対する評価結果をヒス
トリメモリの内容により観測することが可能となる。
を同時に開始するようにクロック制御を行っているため
に並列計算機の各ＣＰＵ間のヒストリメモリの内容を比
較することができ、ＣＰＵ間の動作関係を調べることが
可能で、デパック時における各ＣＰＵのヒストリの内容
あるいは、並列計算機の並列度に対する評価結果をヒス
トリメモリの内容により観測することが可能となる。
本発明によれば、異なるＣＰｔＪ間のヒストリ収集開始
時刻が同一になるため、ＣＰＵ間のヒストリ内容の比較
ができ、さらにＣＰＵ間の動作関係を調べることが可能
となり、並列計算機のデパック及び評価の効率を向上す
ることができる９
時刻が同一になるため、ＣＰＵ間のヒストリ内容の比較
ができ、さらにＣＰＵ間の動作関係を調べることが可能
となり、並列計算機のデパック及び評価の効率を向上す
ることができる９
第１図は本発明の原理ブロック図、
第２図は本発明の構成の第１の実施例の構成図、第３図
は本発明の構成の第２の実施例の構成図、第４図は本発
明によるヒストリ収集の表示形式を示すタイミング図で
ある。 ４・・・共通バス、 ・メインメモリ、 ・ヒストリメモリ手段、 ・アクセス手段、 ・ヒストリ収集同時開始手段。
は本発明の構成の第２の実施例の構成図、第４図は本発
明によるヒストリ収集の表示形式を示すタイミング図で
ある。 ４・・・共通バス、 ・メインメモリ、 ・ヒストリメモリ手段、 ・アクセス手段、 ・ヒストリ収集同時開始手段。
Claims (1)
- 【特許請求の範囲】 １）複数のＣＰＵ（１、２、３）が共通バス（４）を介
してメインメモリ（５）に接続される並列計算機システ
ムの各ＣＰＵにおいて、 各ＣＰＵの実行状態を示す内容を格納するヒストリメモ
リ手段（６）と、 前記ヒストリメモリ手段（６）をアクセスするアドレス
を格納するとともにそのアドレスを変化させるアクセス
手段（７）と、 前記複数の前記ＣＰＵ内にあるヒストリメモリ手段（６
）への書き込みデータの書き込み制御、及び前記アクセ
ス手段（７）のアドレス開始を同時に行うヒストリ収集
同時開始手段（８）を有することを特徴とする並列計算
機のＣＰＵヒストリ回路。 ２）前記ヒストリ収集同時開始手段（８）は、前記ヒス
トリメモリ手段（６）の書き込みと、アクセス手段（７
）の先頭アドレスのセッティングを共通クロックによっ
て同時に行うことを特徴とする請求項１記載の並列計算
機のＣＰＵヒストリ回路。 ３）前記ヒストリ収集同時開始手段（８）は、各ＣＰＵ
内に入力するクロック信号とヒストリメモリ手段（１６
）がヒストリを収集するか否かの状態を記憶するフラグ
信号とのアンドをとるアンド回路（２１）を設け、前記
フラグの値を制御することにより、前記アクセス手段（
７）の値を所定値にリセットし、その後、前記クロック
信号を前記フラグ信号の制御によって供給しヒストリの
収集を行うことを特徴とする並列計算機のＣＰＵヒスト
リ回路。 ４）前記ヒストリ収集同時開始手段（３）は前記フラグ
信号の制御により前記クロック信号の前記アンド回路（
２１）からの出力を一旦停止してから前記アクセス手段
（７）をリセットすることを特徴とする請求項３記載の
並列計算機のＣＰＵヒストリ回路。 ５）複数のＣＰＵ（１、２、３・・・）が共通バス（４
）を介してメインメモリ（５）接続される並列計算機シ
ステムの各ＣＰＵにおいて、各ＣＰＵの実行状態を示す
内容を格納するヒストリメモリ手段（６）と、 前記ヒストリメモリ手段をアクセスするアドレスをセッ
トするアドレスレジスタ手段（１７）と、前記アドレス
レジスタ手段（１７）の内容を変更し、アドレスカウン
タを形成するインクリメンタ手段（１８）と、 前記複数のＣＰＵ内にあるヒストリメモリ手段（６）へ
の書き込みデータの書き込み制御、及び前記アドレスレ
ジスタのアドレス開始を同時に行うヒストリ収集同時開
始手段（８）を有することを特徴とする並列計算機のＣ
ＰＵヒストリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281308A JPH02128243A (ja) | 1988-11-09 | 1988-11-09 | 並列計算機のｃｐｕヒストリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281308A JPH02128243A (ja) | 1988-11-09 | 1988-11-09 | 並列計算機のｃｐｕヒストリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128243A true JPH02128243A (ja) | 1990-05-16 |
Family
ID=17637275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281308A Pending JPH02128243A (ja) | 1988-11-09 | 1988-11-09 | 並列計算機のｃｐｕヒストリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020456A1 (fr) * | 1999-09-10 | 2001-03-22 | Hitachi, Ltd. | Systeme de gestion et procede pour systeme d'exploitation |
| US6308316B1 (en) | 1993-11-30 | 2001-10-23 | Fujitsu Limited | Apparatus for analyzing operations of parallel processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489420A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | History information storage processing system |
| JPS57146354A (en) * | 1981-03-04 | 1982-09-09 | Fujitsu Ltd | Program executing state recording system in multiprocessor system |
-
1988
- 1988-11-09 JP JP63281308A patent/JPH02128243A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489420A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | History information storage processing system |
| JPS57146354A (en) * | 1981-03-04 | 1982-09-09 | Fujitsu Ltd | Program executing state recording system in multiprocessor system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308316B1 (en) | 1993-11-30 | 2001-10-23 | Fujitsu Limited | Apparatus for analyzing operations of parallel processing system |
| WO2001020456A1 (fr) * | 1999-09-10 | 2001-03-22 | Hitachi, Ltd. | Systeme de gestion et procede pour systeme d'exploitation |
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