JPH02121520A - Pulse amplifier circuit for capacitive load - Google Patents
Pulse amplifier circuit for capacitive loadInfo
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Abstract
Description
【発明の詳細な説明】
（ａ）発明の技術分野
電子ビーム露光装置などでは、電圧がＩＯＶから５００
ｖで、パルス幅が１００ｎｓ以下のパルスを容量性のブ
ランキング電極に加える必要がある。この発明は、この
ようにパルス信号の負荷として容量を接続する場合のパ
ルス増幅回路についてのものである。Detailed Description of the Invention (a) Technical Field of the Invention In electron beam exposure equipment, etc., the voltage ranges from IOV to 500V.
It is necessary to apply a pulse with a pulse width of 100 ns or less to the capacitive blanking electrode at v. The present invention relates to a pulse amplification circuit in which a capacitor is connected as a pulse signal load in this manner.
（ｂ）従来技術と問題点
次に、第５図を参照して従来技術のｆ１１４成を説明す
る。(b) Prior art and problems Next, the f114 configuration of the prior art will be explained with reference to FIG.
第５図の１１はパルス信号源、１２Ａと１２８は電源、
１３Ａと１３Ｂはトランジスタく以下、ＴＲという、）
、１４Ａ、１４Ｂおよび１４Ｃは抵抗、１５Ａと１５Ｂ
はダイオード、１６は負荷容量、１７は出力端子である
。11 in FIG. 5 is a pulse signal source, 12A and 128 are power supplies,
13A and 13B are transistors (hereinafter referred to as TR)
, 14A, 14B and 14C are resistors, 15A and 15B
is a diode, 16 is a load capacitance, and 17 is an output terminal.
また、１８はパルス信号源１１の出力電圧、１９は出力
端子１７の出力電圧である。Further, 18 is the output voltage of the pulse signal source 11, and 19 is the output voltage of the output terminal 17.
電源１２Ａは高圧電源であり、電源１２Ｂはバイアス電
源である。Power supply 12A is a high voltage power supply, and power supply 12B is a bias power supply.
第５図は、パルス信号源１１の出力１８をＴＲ１３Ａ・
１３Ｂで増幅する回路である。FIG. 5 shows the output 18 of the pulse signal source 11 in TR13A.
This is a circuit that amplifies with 13B.
第５図の回路図は、例えば特開昭５８−１１９２２（３
号公報にも記載されている。The circuit diagram in FIG. 5 is, for example,
It is also stated in the publication.
次に、第５図の波形図を第６図に示す。Next, the waveform diagram of FIG. 5 is shown in FIG. 6.
第６図アは信号源１１の出力電圧１８の波形図であり、
第６図イは出力電圧１９の波形図である。FIG. 6A is a waveform diagram of the output voltage 18 of the signal source 11,
FIG. 6A is a waveform diagram of the output voltage 19.
第６図アのピーク電圧はＴＲ１３ＡをＯＮさせるのに十
分な電圧であり、例えばＴＲ１３の■。The peak voltage shown in FIG.
が０．６Ｖ以上になる電圧である。is a voltage of 0.6V or more.
第６図イのピーク電圧は５０Ｖ程度であり、第６図イの
時間Ｔｉｔと時間Ｔ１２、時間Ｔ１３と時間Ｔ １４で
は波形が歪んでいる。The peak voltage in FIG. 6A is about 50 V, and the waveform is distorted at time Tit, time T12, time T13, and time T14 in FIG. 6A.
時間Ｔｌｌの部分の波形は負荷容量１６と抵抗１４Ｃに
よる放電時定数によるものであり、時間Ｔ１２の部分の
波形はダイオード１５Ｂの接合容量によるものである。The waveform at the time Tll is due to the discharge time constant due to the load capacitance 16 and the resistor 14C, and the waveform at the time T12 is due to the junction capacitance of the diode 15B.
また、時間Ｔ１３の部分の波形はＴＲ１３Ａのターンオ
フ遅延時間によるによるものであり、時間ＴＩ４の部分
の波形はＴＲ１３Ｂのベースにおける対地浮遊容量と抵
抗Ｒ１４Ｂによる放電時定数によるものである。The waveform at time T13 is due to the turn-off delay time of TR13A, and the waveform at time TI4 is due to the ground stray capacitance at the base of TR13B and the discharge time constant due to resistor R14B.
次に、第７図を参照して他の従来技術の構成を説明する
。Next, the configuration of another conventional technique will be explained with reference to FIG.
第７図の２１はパルス信号源、２２と２４は電源、２３
Ａと２３ＢはＦＥＴ （電界効果トランジスタ）、２５
は負荷容量、２６は出力端子である。7, 21 is a pulse signal source, 22 and 24 are power supplies, 23
A and 23B are FETs (field effect transistors), 25
is a load capacitance, and 26 is an output terminal.
また、２７はパルス信号源２１の出力電圧、２８は出力
端子２６の出力電圧である。Further, 27 is the output voltage of the pulse signal source 21, and 28 is the output voltage of the output terminal 26.
第７図は、第６図の欠点を除去するものとして、Ｐチャ
ンネルのＦＥＴ２３ＡとＮチャンネルのＦＥＴ２ＢＢを
使用したコンプリメンタリプッシュプル方式のパルス増
幅回路である。FIG. 7 shows a complementary push-pull type pulse amplification circuit using a P-channel FET 23A and an N-channel FET 2BB, which eliminates the drawbacks of FIG. 6.
次に、第７図の波形図を第８図に示す。Next, the waveform diagram of FIG. 7 is shown in FIG.
第８図アは信号源２１の出力電圧２７の波形図であり、
第８図イは出力電圧２８の波形図である。FIG. 8A is a waveform diagram of the output voltage 27 of the signal source 21,
FIG. 8A is a waveform diagram of the output voltage 28.
第８図つは、ＦＥＴ２３ＡとＦＥＴ２ＢＢの間を流れる
電流の波形図である。FIG. 8 is a waveform diagram of the current flowing between FET23A and FET2BB.
第８図つの波形から、第８図アの立上りに対し、第８図
イの立下りが時間Ｔ２１だけ遅れており、第８図アの立
下りに対し、第８図イの立上りが時間Ｔ２□だけ遅れて
いることがわかる。From the waveforms in Figure 8, it can be seen that the fall in Figure 8B is delayed by time T21 with respect to the rise in Figure 8A, and the rise in Figure 8B is delayed by time T2 compared to the fall in Figure 8A. You can see that you are behind by □.
この遅延は、ＦＥＴ２３Ａ・２３Ｂのスイッチング遅延
特性による波形歪みである。This delay is waveform distortion due to the switching delay characteristics of the FETs 23A and 23B.
この遅延時間Ｔ２１、Ｔ２２は５０ｎ ｓ 〜２１−Ｉ
Ｓにもなり、高速で高電圧のパルスを得ることが困難
であった。These delay times T21 and T22 are 50ns to 21-I
S, making it difficult to obtain high-speed, high-voltage pulses.
（Ｃ）発明の目的
この発明は、従来技術で問題になっているスイッチング
遅延特性による波形歪みを補正して、容量性の負荷に対
しても、高速で高電圧のパルスを得ることができるパル
ス増幅回路の提供を目的とする。(C) Purpose of the Invention The present invention corrects waveform distortion due to switching delay characteristics, which is a problem in the prior art, and provides a pulse that can obtain high-speed, high-voltage pulses even for capacitive loads. The purpose is to provide amplifier circuits.
（ｄ）発明の実施例 次に、この発明による構成図を第１図に示す。(d) Examples of the invention Next, a block diagram according to the present invention is shown in FIG.
第１図の１はパルス信号源、２Ａと２Ｂは電源、３Ａと
３Ｂは微分回路、４Ａと４Ｂはクランプ回路、５Ａと５
Ｂは加算回路、６Ａと６ＢはＦＥＴ、７は負荷容量、８
は出力端子である。In Figure 1, 1 is a pulse signal source, 2A and 2B are power supplies, 3A and 3B are differentiating circuits, 4A and 4B are clamp circuits, 5A and 5
B is an adder circuit, 6A and 6B are FETs, 7 is a load capacitor, 8
is the output terminal.
また、９Ａはパルス信号源１の出力、９Ｂは加算回路５
Ａの出力、９Ｃは加算回路５Ｂの出力、９Ｄは出力端子
８の出力である。Also, 9A is the output of the pulse signal source 1, and 9B is the adder circuit 5.
A, 9C is the output of the adder circuit 5B, and 9D is the output of the output terminal 8.
第１図は、微分回路３Ａ、クランプ回路４Ａ、加算回路
５Ａ、ＦＥＴ６Ａの組と、微分回路３Ｂ、クランプ回路
４Ｂ、加算回路５Ｂ、ＦＥＴ６［（の組で構成されてお
り、３Ａ〜６Ａの組はパルス信号源１の正パルスで動作
し、３Ｂ〜６Ｂの組はパルス信号源１の負パルスで動作
するように接続される。Figure 1 is composed of a set of differentiator circuit 3A, clamp circuit 4A, adder circuit 5A, and FET6A, and a set of differentiator circuit 3B, clamp circuit 4B, adder circuit 5B, and FET6[(), and sets of 3A to 6A. is operated by the positive pulse of the pulse signal source 1, and the sets 3B to 6B are connected so as to operate by the negative pulse of the pulse signal source 1.
微分回路３Ａはパルス信号源１のパルスの立上りで動作
し、負のトリガパルスを発生する。微分回路３Ｂはパル
ス信号源１のパルスの立下りで動作し、正のトリガパル
スを発生する。The differentiating circuit 3A operates at the rising edge of the pulse of the pulse signal source 1 and generates a negative trigger pulse. The differentiating circuit 3B operates at the falling edge of the pulse of the pulse signal source 1 and generates a positive trigger pulse.
クランプ回路４Ａはパルス信号源ｌの正パルスを入力と
し、ＦＥＴ６Ａに対してクランプ電圧を出力する。The clamp circuit 4A inputs the positive pulse of the pulse signal source 1 and outputs a clamp voltage to the FET 6A.
クランプ回＆３４Ｂはパルス１８電源１の負パルスを入
力とし、ＦＥＴ６Ｂに対してクランプ電圧を出力する。The clamp circuit &34B inputs the negative pulse of the pulse 18 power supply 1 and outputs a clamp voltage to the FET6B.
クランプ回路４Ａ・４Ｂは、信−電源１の出力で制御さ
れ、Ｉ？ＥＴ６Ａ 、ＦＥＴ６Ｂに対するバイアス源の
役目をする。The clamp circuits 4A and 4B are controlled by the output of the signal power supply 1, and the I? ET6A serves as a bias source for FET6B.
加算回路５Ａは微分回路３Ａの出力とクランプ回！？ｒ
４Ａの出力を加算し、加算回路５Ｂは微分回路３Ｂの出
力とクランプ回路４Ｂの出力を加算する。The adder circuit 5A is the output of the differentiator circuit 3A and the clamp circuit! ? r
The adder circuit 5B adds the outputs of the differential circuit 3B and the outputs of the clamp circuit 4B.
ＦＥ、Ｔ６Ａには加算回路５Ａの出力を入れ、ＦＥＴ６
Ｂには加算回路５Ｂの出力を入れる。Input the output of the adder circuit 5A to FE, T6A, and
The output of the adder circuit 5B is input to B.
ＦＥＴ６ＡとＦＥＴ６Ｂはコンプリメンタリプッシュプ
ルに接続され、接続点は負荷容量７に接続される。FET6A and FET6B are connected in a complementary push-pull manner, and the connection point is connected to load capacitor 7.
次に、第１１′ｊＪの波形図を第２図に示す。Next, a waveform diagram of the 11'jJ is shown in FIG.
第２図工はパルス信号源１の出力９Ａの波形図である。Figure 2 is a waveform diagram of the output 9A of the pulse signal source 1.
第２図イは加算回路５Ａの出力波形図であり、第２図つ
は加算回路５Ｂの出力波形図である。FIG. 2A is an output waveform diagram of the adder circuit 5A, and FIG. 2 is an output waveform diagram of the adder circuit 5B.
第２図イのトリガパルスＰ１は微分回路３Ａによるピー
クであり、第２図つのトリガパルスＰ２は微分回路３Ｂ
によるピークである。The trigger pulse P1 in FIG. 2A is the peak generated by the differentiating circuit 3A, and the two trigger pulses P2 in FIG.
This is the peak due to
第２図イの電圧Ｅ、はクランプ電圧であり、第２図つの
電圧Ｅ４はクランプ電圧である。The voltage E in FIG. 2A is a clamp voltage, and the voltage E4 in FIG. 2 is a clamp voltage.
第２図イは、第２図工の立上りのところでトリガパルス
Ｐ、を出し、第２図つは第２図工の立下りのところでト
リガパルスＰ２を出し、容量７を充電することを示す。2A shows that the trigger pulse P is output at the rising edge of the 2nd line, and the trigger pulse P2 is outputted at the falling edge of the 2nd line to charge the capacitor 7.
第２図工は出力端子８の波形であり、第２図才はＦＥＴ
６ＡからＦＥＴ６Ｂに流れる電流波形である。The second figure is the waveform of the output terminal 8, and the second figure is the waveform of the FET.
This is the current waveform flowing from 6A to FET 6B.
なお、第２図イ・つのトリガパルスＰ１ ・Ｐ２のパル
ス幅Ｔ１ ・Ｔ２は、第２図工の出力９Ｄのパルス幅に
比べ十分に狭い幅とする。Note that the pulse widths T1 and T2 of the trigger pulses P1 and P2 in FIG. 2A are sufficiently narrower than the pulse width of the output 9D of FIG.
また、第２図イ・つのトリガパルスｐ、−ｐ。In addition, FIG. 2A shows two trigger pulses p, -p.
のパルス電圧Ｅ５ 、Ｅ、はＦＥＴ６Ａ・６Ｂを高速で
オンさせるのに十分な電圧とする。また、パルス幅Ｔ、
、Ｔ２は必要最小限の時間とし、ＩＥ ５Ｘ Ｔ １．
ＩＥ ６ Ｘ Ｔ ２で規定される電圧をＦＥ′ｒ６Ａ
６Ｂのゲー１−に注入する。The pulse voltages E5 and E are sufficient to turn on the FETs 6A and 6B at high speed. In addition, the pulse width T,
, T2 is the minimum necessary time, and IE 5X T 1.
The voltage specified by IE 6 X T 2 is FE'r6A
Inject into game 1- of 6B.
さらに、クランプ電圧Ｅ３、Ｅ４は、それぞｈＦ［’、
Ｔ６／１６Ｂのドレイン電位を０■または電圧２Ｂに保
持するのに必要かつ最小限の値に設定する。Furthermore, the clamp voltages E3 and E4 are hF[',
It is set to the minimum value necessary to maintain the drain potential of T6/16B at 0.times. or a voltage of 2B.
これにより、共通ドレイン点に出力９Ｄが出てくる。This results in an output 9D at the common drain point.
次に、第１図の実施例の回路図を第３図に示す。Next, a circuit diagram of the embodiment shown in FIG. 1 is shown in FIG. 3.
第３１２１の抵抗４１ＡとＴＲ４２Ａでクランプ電圧発
生回路４Ａを構成する。The 3121st resistor 41A and the TR 42A constitute a clamp voltage generation circuit 4A.
抵抗４３Ａ・４４Ａと電源４５Ａの分圧回路でクランプ
電圧Ｅ５を作る。A clamp voltage E5 is created using a voltage divider circuit consisting of resistors 43A and 44A and a power supply 45A.
容量３１Ａ、抵抗３２Ａで微分回路３Ａを構成する。A differential circuit 3A is composed of a capacitor 31A and a resistor 32A.
抵抗４３Ａ・抵抗４４Ａと、ＴＲ５１Ａ・５２Ａで加算
回路５Ａを構成する。ＴＲ５１Ａ・５２Ａは、ＦＥＴ６
Ａゲートをドライブするためのバッファアンプの役目も
する。The resistors 43A and 44A, and the TRs 51A and 52A constitute an adder circuit 5A. TR51A/52A is FET6
It also serves as a buffer amplifier for driving the A gate.
３１Ｂ〜３３Ｂ、４１Ｂ〜４５Ｂ、５１Ｂ・５２Ｂは、
それぞれ３１Ａ〜３３Ａ、４１Ａ〜４５Ａ、５１Δ・５
２Ａと同じ動作をするが、３１Ａ〜５２Ａの組はパルス
信号源１の負パルスで動作し、３１Ｂ〜５２Ｂの組はパ
ルス信号源１の正パルスで動作するように接続される。31B to 33B, 41B to 45B, 51B and 52B are
31A to 33A, 41A to 45A, 51Δ・5 respectively
2A, but the set 31A to 52A is connected to operate with the negative pulse of the pulse signal source 1, and the set 31B to 52B is connected so as to operate with the positive pulse of the pulse signal source 1.
次に、第３図の波形図を第４図に示す。Next, the waveform diagram of FIG. 3 is shown in FIG. 4.
第４図工はパルス信号源１の出力９Ａの波形図であり、
第４図イは抵抗４１Ａ−ＴＲ４２Ａを流れる電流波形図
である。Figure 4 is a waveform diagram of the output 9A of the pulse signal source 1,
FIG. 4A is a waveform diagram of the current flowing through the resistors 41A-TR42A.
第４図つはＴＲ３３Ａに流れ込む微分電流波形、第４図
工はＴＲ３３Ｂから流れ出ず微分電流波形である。Figure 4 shows a differential current waveform flowing into TR33A, and Figure 4 shows a differential current waveform that does not flow out of TR33B.
第４図才は抵抗４１Ｂ・ＴＲ４２Ｂを流れる電流波形図
である。FIG. 4 is a waveform diagram of the current flowing through the resistor 41B and TR42B.
第４図力は加算回路５Ａの出力波形であり、第４図キは
加算回路５Ｂの出力波形である。Figure 4 shows the output waveform of the adder circuit 5A, and Figure 4G shows the output waveform of the adder circuit 5B.
第４図りは出力端子８の出力９Ｄの波形図であり、第４
図ケはＦＥＴ６ＡからＦＥＴ６Ｂに流れる電流波形であ
る。The fourth diagram is a waveform diagram of the output 9D of the output terminal 8.
The figure shows the current waveform flowing from FET6A to FET6B.
数値例を示せば、第４図アの出力９Ａのピーク電圧１０
Ｖ、繰返し周期は５０ｎｓであり、第４図つ・工のトリ
ガパルス幅はＩｏｎｓ、パルス振幅１０■である。To give a numerical example, the peak voltage of output 9A in Figure 4A is 10
V, the repetition period is 50 ns, the trigger pulse width in FIG. 4 is Ions, and the pulse amplitude is 10 ns.
また、負荷容量７は２５０ｐ Ｆのコンデンサであり、
第４図りの出力９Ｄのピーク電圧は５０■である。In addition, the load capacitance 7 is a 250 pF capacitor,
The peak voltage of output 9D in the fourth diagram is 50■.
（ｅ）発明の効果
この発明によれば、信号源の正パルスで動作する微分回
路、クランプ回路、加算回路、ＦＥＴの第１の組と、信
号源の負パルスで動作する微分回路、クランプ回路、加
算回路、ＦＥＴの第２の組とを備え、第１の組と第２の
組の微分回路の出力パルスでＦＥＴのゲートをドライブ
することにより、スイッチング特性による波形歪みを補
正するようにしているので１、容量性の負荷に対しても
、高速で高電圧のパルスを得ることができる。(e) Effect of the Invention According to the present invention, the first set of the differentiating circuit, the clamp circuit, the adding circuit, and the FET operates with the positive pulse of the signal source, and the differentiating circuit, the clamp circuit, which operates with the negative pulse of the signal source. , an adder circuit, and a second set of FETs, and by driving the gates of the FETs with the output pulses of the first set and the second set of differentiating circuits, waveform distortion due to switching characteristics is corrected. 1. It is possible to obtain high-speed, high-voltage pulses even for capacitive loads.
第１図はこの発明による構成図、第２図は第１図の波形
図、第３図はこの発明による実施例の回路図、第４図は
第３図の波形図、第５図は従来技術による構成図、第６
図は第５図の波形図、第７図は他の従来技術による構成
図、第８図は第７図の波形図である。
１・・・・・・パルス信号源、２Ａ・２Ｂ・・・・・・
電源、３Ａ・３Ｂ・・・・・・微分回路、４Ａ・４Ｂ・
・・・・・クランプ回路、５Ａ・５Ｂ・・・・・・加算
回路、６Ａ・６Ｂ・・・・・・ＦＥＴ、７・・・・・・
負荷容量、８・・・・・・出力端子。
代理人 弁理士 小 俣 欽 同
第
〆
第
図
第
第
（望
１１３’ｌ１４
第
図
第
Ｌ望
第
〆Fig. 1 is a block diagram according to the present invention, Fig. 2 is a waveform diagram of Fig. 1, Fig. 3 is a circuit diagram of an embodiment of the invention, Fig. 4 is a waveform diagram of Fig. 3, and Fig. 5 is a conventional waveform diagram. Technical configuration diagram, Part 6
5 is a waveform diagram of FIG. 5, FIG. 7 is a configuration diagram of another conventional technique, and FIG. 8 is a waveform diagram of FIG. 7. 1...Pulse signal source, 2A/2B...
Power supply, 3A/3B...Differential circuit, 4A/4B...
... Clamp circuit, 5A/5B... Adder circuit, 6A/6B... FET, 7...
Load capacity, 8... Output terminal. Agent Patent Attorney Kin Omata
Claims (1)
のトリガパルスを発生する第１の微分回路（３Ａ）と、 パルス信号源（１）の正パルスを入力とする第１のクラ
ンプ回路（４Ａ）と、 パルス信号源（１）のパルスの立下りで動作し、正のト
リガパルスを発生する第２の微分回路（３Ｂ）と、 パルス信号源（１）の負パルスを入力とする第２のクラ
ンプ回路（４Ｂ）と、 第１の微分回路（３Ａ）の出力と第１のクランプ回路（
４Ａ）の出力を加算する第１の加算回路（５Ａ）と、 第２の微分回路（３Ｂ）の出力と第２のクランプ回路（
４Ｂ）の出力を加算する第２の加算回路（５Ｂ）と、 第１の加算回路（５Ａ）の出力を入力とする第１のＦＥ
Ｔ（６Ａ）と、 第２の加算回路（５Ｂ）の出力を入力とする第２のＦＥ
Ｔ（６Ｂ）とを備え、 第１のＦＥＴ（６Ａ）と第２のＦＥＴ（６Ｂ）とを直列
に接続し、接続点を負荷容量（７）に接続することを特
徴とする容量性負荷に対するパルス増幅回路。[Claims] 1. A first differentiating circuit (3A) that operates at the rising edge of the pulse of the pulse signal source (1) and generates a negative trigger pulse, and inputs the positive pulse of the pulse signal source (1). a first clamp circuit (4A) that operates at the falling edge of the pulse of the pulse signal source (1) and generates a positive trigger pulse; and a pulse signal source (1). The second clamp circuit (4B) which inputs the negative pulse of
The first adder circuit (5A) adds the outputs of the second differential circuit (3B) and the second clamp circuit (4A).
A second addition circuit (5B) that adds the outputs of 4B) and a first FE that receives the output of the first addition circuit (5A) as an input.
T (6A) and a second FE that receives the output of the second adder circuit (5B) as input.
T (6B), the first FET (6A) and the second FET (6B) are connected in series, and the connection point is connected to the load capacitor (7). Pulse amplification circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275272A JP2601434B2 (en) | 1988-10-31 | 1988-10-31 | Pulse amplifier circuit for capacitive load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275272A JP2601434B2 (en) | 1988-10-31 | 1988-10-31 | Pulse amplifier circuit for capacitive load |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121520A true JPH02121520A (en) | 1990-05-09 |
| JP2601434B2 JP2601434B2 (en) | 1997-04-16 |
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|---|---|---|---|
| JP63275272A Expired - Lifetime JP2601434B2 (en) | 1988-10-31 | 1988-10-31 | Pulse amplifier circuit for capacitive load |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601434B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008099466A1 (en) * | 2007-02-13 | 2008-08-21 | Panasonic Corporation | Transmitter |
| JP2009038705A (en) * | 2007-08-03 | 2009-02-19 | Shindengen Electric Mfg Co Ltd | Blanking circuit |
| WO2018061817A1 (en) * | 2016-09-28 | 2018-04-05 | パナソニックＩｐマネジメント株式会社 | Gate driving circuit and light emission device having same |
| WO2021085027A1 (en) * | 2019-10-31 | 2021-05-06 | 株式会社タムラ製作所 | Gate drive circuit |
| JP2021078105A (en) * | 2019-10-31 | 2021-05-20 | 株式会社タムラ製作所 | Gate driving circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593320A (en) * | 1979-01-10 | 1980-07-15 | Yuasa Battery Co Ltd | Switching unit |
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
-
1988
- 1988-10-31 JP JP63275272A patent/JP2601434B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593320A (en) * | 1979-01-10 | 1980-07-15 | Yuasa Battery Co Ltd | Switching unit |
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008099466A1 (en) * | 2007-02-13 | 2008-08-21 | Panasonic Corporation | Transmitter |
| JP2009038705A (en) * | 2007-08-03 | 2009-02-19 | Shindengen Electric Mfg Co Ltd | Blanking circuit |
| WO2018061817A1 (en) * | 2016-09-28 | 2018-04-05 | パナソニックＩｐマネジメント株式会社 | Gate driving circuit and light emission device having same |
| WO2021085027A1 (en) * | 2019-10-31 | 2021-05-06 | 株式会社タムラ製作所 | Gate drive circuit |
| JP2021078105A (en) * | 2019-10-31 | 2021-05-20 | 株式会社タムラ製作所 | Gate driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601434B2 (en) | 1997-04-16 |
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