JPH02118471A - Scan path circuit - Google Patents
Scan path circuitInfo
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- JPH02118471A JPH02118471A JP63273440A JP27344088A JPH02118471A JP H02118471 A JPH02118471 A JP H02118471A JP 63273440 A JP63273440 A JP 63273440A JP 27344088 A JP27344088 A JP 27344088A JP H02118471 A JPH02118471 A JP H02118471A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は論理回路のテストに使用される初期化容易なス
キャンパス回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an easy-to-initialize scan path circuit used for testing logic circuits.
従来の技術
に来のスキャンパス回路では、初期化を行なうのに際し
、第４図に示すように、直列に接続されたあるビット数
を有するスキャンバス用レジスタ１．２．３の入力端子
４から５初期値を各レジスタに供給されるクロック５に
同期して入力することが行われていた。In the conventional scan path circuit, when initializing, as shown in FIG. 5 initial values were input in synchronization with the clock 5 supplied to each register.
発明が解決しようとする課題
このような従来の′ｖノ期化法では、スキャンバスのビ
ット数に等しいクロック時間が必要になるため、スキャ
ンバスのビット数が大きい場合には、初期化に多（の時
間を要した。一方、スキャンバス用レジスタの各ビット
に初期化機溝（例えば、フリップフロップのリセット）
を設けようとすれば、各ビットの回路規模が大きくなる
ため、特にスキャンバスのビット長が長い場合には、全
体のハードウェアのコストがかさむ欠点を有していた。Problems to be Solved by the Invention In this conventional 'v initialization method, a clock time equal to the number of bits of the scan canvas is required, so when the number of bits of the scan canvas is large, initialization requires a large amount of time. On the other hand, each bit of the register for the scan canvas has an initialization machine groove (for example, resetting a flip-flop).
If an attempt was made to provide this, the circuit scale for each bit would increase, which had the disadvantage of increasing the overall hardware cost, especially when the bit length of the scan canvas was long.
そこで、本発明はスキャンパス回路の初期化を短時間に
、しかも簡単なハードウェアでもって行えるようにする
ものである。Accordingly, the present invention allows initialization of the scan path circuit to be performed in a short time and with simple hardware.
課題を解決するための手段
本発明は上記問題点を解決するため、スキャンパス回路
のデータの転送径路（スキャンリング）に初期化信号で
もって活性／不活性が制御可能な論理ゲートを設けたも
のである。Means for Solving the Problems In order to solve the above problems, the present invention provides a data transfer path (scan ring) of a scan path circuit with a logic gate whose activation/inactivation can be controlled by an initialization signal. It is.
作用
本発明は、上記の構成により、初期化信号で論理ゲート
の出力を不活性値（ＡＮＤゲートでは０、ＯＲゲートで
は１）に設定可能なため、その値をクロックに同期して
シフトすればスキャンパス用レジスタに前記論理ゲート
の不活性値が設定される。データの転送経路上に設ける
論理ゲートの数を増やせば、その分だけ初期化に必要な
りロック数を削減できる。According to the present invention, with the above configuration, the output of the logic gate can be set to an inactive value (0 for an AND gate, 1 for an OR gate) using the initialization signal, so if the value is shifted in synchronization with the clock, The inactivation value of the logic gate is set in the scan path register. If the number of logic gates provided on the data transfer path is increased, the number of locks required for initialization can be reduced accordingly.
実施例
第１図は、本発明のスキャンパス回路の初期化法の第１
の実施例を示すブロック図である。第１図において、ス
キャンパス用レジスタ１，２．３の入力端子（ＩＩＮ）
に２人力ＡＮＤゲート６゜７．８の出力が接続され、Ａ
ＮＤゲートの一方の入力端子は、初期化信号９を人力と
するインバータ１０の出力に接続されている。スキャン
パス用レジスタ１．２．３を初期化するには、初期化信
号９を１“レベルに設定し、ＡＮＤゲート６゜７．８を
不活性に、すなわち出力をＯに固定する。その状態でク
ロック信号をレジスタ１，２゜３の最大ビット数分だけ
印加すれば、前レジスタが○に初期化される。次に、初
期化信号９を“Ｏ“にすれば、通常のスキャンパス回路
として動作し得る。このように、３つのＡＮＤゲートと
１つのインバータでもって、初期化に必要なりロック数
を従来の１／３に削減するこ々ができる。Embodiment FIG. 1 shows the first method of initializing the scan path circuit of the present invention.
It is a block diagram showing an example of. In Figure 1, input terminals (IIN) of scan path registers 1, 2.3
The output of the two-man AND gate 6°7.8 is connected to A
One input terminal of the ND gate is connected to the output of an inverter 10 that receives an initialization signal 9. To initialize the scan path register 1.2.3, set the initialization signal 9 to 1" level, and inactivate the AND gate 6°7.8, that is, fix the output to O. That state If a clock signal is applied for the maximum number of bits of registers 1, 2, and 3, the previous register is initialized to ○.Next, if the initialization signal 9 is set to "O", the normal scan path circuit In this way, with three AND gates and one inverter, the number of locks required for initialization can be reduced to one-third of the conventional one.
次に、本発明の第２の実施例について説明する。Next, a second embodiment of the present invention will be described.
第２図は第２の実施例を示すブロック図であり、本実施
例では、スキャンパス用レジスタの入力端子（ＳＩＮ）
に２人力ＯＲゲート１１，１２゜１３の出力が接続され
、ＯＲゲートの一方の入力端子は初期化信号９が加えら
れる。初期化信号９を”１″にすれば、ＯＲゲート１１
，１２．１３は不活性化され、その出力はｌに固定され
る。ｉガって、クロック５を印加すれば、全レジスタが
１に初期１ヒされる。本実施例では、３つのＯＲゲート
を追加するだけで初期化に必要なりロック数を最大１／
３まで削減できる。FIG. 2 is a block diagram showing the second embodiment. In this embodiment, the input terminal (SIN) of the scan path register
The outputs of the two-man OR gates 11, 12, and 13 are connected to the input terminal of the OR gate, and the initialization signal 9 is applied to one input terminal of the OR gate. When the initialization signal 9 is set to "1", the OR gate 11
, 12.13 are inactivated and their outputs are fixed at l. When clock 5 is applied, all registers are initialized to 1. In this example, just adding three OR gates is necessary for initialization, reducing the number of locks by a maximum of 1/2.
It can be reduced to 3.
第３図は本発明の第３の実施例について説明したブロッ
ク図である。スキャンパス用レジスタ１．３の入力端子
には２人力ＡＮＤゲート６．８の出力が接続され、ＡＮ
Ｄゲートの一方の入力には、初期化信号９をインバータ
１０で反転した出ノ〕が印加される。レジスタ２の入力
端子には２人力ＯＲゲート１２の出力が接続され、ＯＲ
ゲートの一方の入力には初期化信号９が接続される。初
期化信号９を“１″に設定すれば、ＡＮＤゲート６．８
の出力はＯに、ＯＲゲート１２の出力は１にそれぞれ固
定されるので、クロック５を印加すればレジスタ１，３
はＯに、レジスタ２は１にそれぞれ初期化される。本実
施例では、２つのＡＮＤゲートとＯＲゲート、インバー
タ１つずつで初期化のクロック数が削減できる。FIG. 3 is a block diagram illustrating a third embodiment of the present invention. The output of a two-man AND gate 6.8 is connected to the input terminal of the scan path register 1.3, and the AN
An output obtained by inverting the initialization signal 9 by an inverter 10 is applied to one input of the D gate. The output of the two-man OR gate 12 is connected to the input terminal of the register 2, and the OR gate 12 is connected to the input terminal of the register 2.
An initialization signal 9 is connected to one input of the gate. If the initialization signal 9 is set to "1", the AND gate 6.8
The output of the OR gate 12 is fixed to O, and the output of the OR gate 12 is fixed to 1, so if clock 5 is applied, registers 1 and 3 are fixed.
is initialized to O, and register 2 is initialized to 1. In this embodiment, the number of initialization clocks can be reduced by using two AND gates, two OR gates, and one inverter.
なお、以上の第１．第２．第３の実施例では論理ゲート
としてＡＮＤゲートおよびＯＲゲートを用いたが、ＮＡ
ＮＤゲートおよびＮＯＲゲートを用いても同様の効果が
ｆ＋７られる。In addition, the above 1. Second. In the third embodiment, AND gates and OR gates were used as logic gates, but NA
Similar effects can be obtained by using ND gates and NOR gates.
発明の効果
本発明はスキャンパス回路を簡単な回路構成でちって、
しから短時間に初期化が可能な方法を提供するものであ
り、デジタル回路のテスト時間の短縮、すなわちテスト
コストの削減に効果を何するものである。Effects of the Invention The present invention uses a scan path circuit with a simple circuit configuration.
Therefore, it provides a method that can be initialized in a short time, and is effective in shortening the test time of digital circuits, that is, reducing the test cost.
第１図は本発明の第１の実施例におけるスキャンパス回
路のブロック図、第２図は本発明の第２の実施例を示す
ブロック図、第３図は本発明の実施例を示すブロック図
、第４図は従来のスキャンパス回路のブロック図である
。
１．２．３・・・・・・スキャンパス用レジスタ、４・
・・・・・入力端子、５・・・・・・クロック、６，７
．８・・・・・ＡＮＤゲート、９・・・・・・初期化信
号、１１，１２゜１３・・・・・・ＯＲゲート。FIG. 1 is a block diagram of a scan path circuit according to a first embodiment of the present invention, FIG. 2 is a block diagram showing a second embodiment of the present invention, and FIG. 3 is a block diagram showing an embodiment of the present invention. , FIG. 4 is a block diagram of a conventional scan path circuit. 1.2.3...Scan path register, 4.
...Input terminal, 5...Clock, 6,7
．． 8...AND gate, 9...Initialization signal, 11,12°13...OR gate.
Claims (2)
置いてデータの転送経路上に論理ゲートを設け、この論
理ゲートの不活性化が前記スキャンパス回路の初期化信
号で行なえることを特徴とするスキャパス回路。(1) In the scan path circuit, logic gates are provided on the data transfer path at arbitrary bit intervals, and the logic gates can be inactivated by an initialization signal of the scan path circuit. Scappath circuit.
る請求項１に記載のスキャンパス回路。(2) The scan path circuit according to claim 1, wherein the logic gate is an AND gate or an OR gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273440A JP2618024B2 (en) | 1988-10-28 | 1988-10-28 | Scan path circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP63273440A JP2618024B2 (en) | 1988-10-28 | 1988-10-28 | Scan path circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118471A true JPH02118471A (en) | 1990-05-02 |
| JP2618024B2 JP2618024B2 (en) | 1997-06-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP2618024B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010019792A (en) * | 2008-07-14 | 2010-01-28 | Nec Corp | Semiconductor integrating circuit, scan path initializing method, test pattern generating system, and program |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278474A (en) * | 1986-05-28 | 1987-12-03 | Mitsubishi Electric Corp | Logic circuit tester |
-
1988
- 1988-10-28 JP JP63273440A patent/JP2618024B2/en not_active Expired - Fee Related
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| JPS62278474A (en) * | 1986-05-28 | 1987-12-03 | Mitsubishi Electric Corp | Logic circuit tester |
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|---|---|---|---|---|
| JP2010019792A (en) * | 2008-07-14 | 2010-01-28 | Nec Corp | Semiconductor integrating circuit, scan path initializing method, test pattern generating system, and program |
Also Published As
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| JP2618024B2 (en) | 1997-06-11 |
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