JPH02105089A - Switch circuit - Google Patents

Switch circuit

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JPH02105089A
JPH02105089A JP25900388A JP25900388A JPH02105089A JP H02105089 A JPH02105089 A JP H02105089A JP 25900388 A JP25900388 A JP 25900388A JP 25900388 A JP25900388 A JP 25900388A JP H02105089 A JPH02105089 A JP H02105089A
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JP
Japan
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transistor
current
input terminal
resistance
emitter
Prior art date
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Pending
Application number
JP25900388A
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Japanese (ja)
Inventor
Hisao Kuwabara
桑原 久夫
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PURPOSE:To decrease the maximum input current without using a resistance element of a large value and to eliminate an abnormal oscillation by connecting an output terminal of a current mirror circuit to a control input terminal of a switching element. CONSTITUTION:An emitter of a transistor (TR) Q1 connected to a base through a resistance R1 from an input terminal IN is grounded through a resistance R2. A collector of the TR Q1 is connected to a base of a TR Q2 of a current mirror circuit (CM) whose collector is connected to a power source Vcc, and an emitter of the TR Q2 is connected to a TR Q3 of the CM connected to the Vcc. A collector of the TR Q3 is grounded through a resistance R3, and also, connected to a base of an output switching TR Q4 whose emitter is grounded. The resistance R3 prevents a fact that the TR Q4 causes a malfunction due to an output leak current of the CM. In such a way, the maximum input current is decreased remarkably without using a resistance of a large value of >=100kOMEGA.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明はモノリシックIC(集積回路)に好適する電
子スイッチ回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an electronic switch circuit suitable for a monolithic IC (integrated circuit).

(従来の技術) IC化された従来のスイッチ回路の構成を第3図で説明
する。
(Prior Art) The configuration of a conventional switch circuit implemented as an IC will be explained with reference to FIG.

図において、エミッタ接地のトランジスタQ11のベー
スに接続された抵抗R1□は入力端子INに人力する電
流を制限するための電流制限用の抵抗であり、トランジ
スタQttのコレクタと電源V。0に直列接続された抵
抗R、RはそれぞれトランジスタQllおよびエミッタ
を電源V。0に、ベースを抵抗RRの接続点に接続した
トランジ12ゝ 13 スタQ12の電流制御用の抵抗である。またトランジス
タQ1゜のコレクタと接地間に直列接続した抵抗RRは
トランジスタQ  SQ  のリーク14ゝ 15  
      11  12電流により抵抗R、Hの接続
点にベースを接続した出力スイッチングトランジスタQ
13がオンしないようにする誤動作防止用の抵抗である
。トランジスタQ13のエミッタは接地し、コレクタは
負荷回路RLを介して電源VCCに接続している。
In the figure, a resistor R1□ connected to the base of the emitter-grounded transistor Q11 is a current limiting resistor for limiting the current applied to the input terminal IN, and is connected to the collector of the transistor Qtt and the power supply V. Resistors R, R connected in series with 0 connect transistor Qll and emitter, respectively, to power supply V. This is a resistor for controlling the current of the transistor Q12 whose base is connected to the connection point of the resistor RR. Also, the resistor RR connected in series between the collector of the transistor Q1゜ and the ground causes the leakage of the transistor Q SQ 14ゝ 15
11 12 Output switching transistor Q whose base is connected to the connection point of resistors R and H by current
13 is a resistor for preventing malfunction to prevent it from turning on. The emitter of transistor Q13 is grounded, and the collector is connected to power supply VCC via load circuit RL.

上記構成の入力端子INに供給される入力電流finは
、 1 1n=  (Vln−V     )  /R−=
  (1)BELL    11 となる。
The input current fin supplied to the input terminal IN of the above configuration is 11n=(Vln-V)/R-=
(1) BELL becomes 11.

但し、Vinは制御入力端子、■  はトランジELL スタQ11のベース・エミッタ間電圧である。またトラ
ンジスタQI3をオンさせる最小入力電流11n(M 
I N)は、 I 10 (MIN)−V     /β  ・ R・
・・ (2)BCl2    11    13 となる。但し、■  はトランジスタQ1゜のオンE1
2 時のベース・エミッタ間電圧、βItはトランジスタQ
11のエミッタ接地の電流増幅率である。ここで、V 
  −0,7V、β −100、R13−70にΩBE
12            11とすると、式(2)
よりI In (M I N) =0.l ttAとな
る。
However, Vin is the control input terminal, and 2 is the base-emitter voltage of the transistor ELL star Q11. Also, the minimum input current 11n (M
I10(MIN)-V/β・R・
... (2) BCl2 11 13 . However, ■ is the ON E1 of the transistor Q1°.
The base-emitter voltage at 2, βIt, is the transistor Q
11 is the current amplification factor of the common emitter. Here, V
-0.7V, β -100, ΩBE to R13-70
12 If 11, then formula (2)
Therefore, I In (M I N) =0. It becomes l ttA.

つまり第3図においては、入力端子11nを0.1μA
以上流せばトランジスタQ12がオンし、それ以下では
オフすることとなり、負荷回路RLをスイッチングする
ことができる。
In other words, in Fig. 3, the input terminal 11n is 0.1 μA
If the current flows more than that, the transistor Q12 turns on, and if it flows less than that, it turns off, and the load circuit RL can be switched.

入力端子11nは式(1)かられかるように抵抗Rに依
存し、抵抗R1□を大きくすれば少なくすることかでき
るが、制御入力電圧Vlnの最小値Vin(MIN)と
入力端子11nの最小値fin(MIN)によって抵抗
只 の最大値R,,(MAX)が決まり、 R11(MAX)−(Vin(MIN)−V   )E
II /  I  In (M I  N)     −−−
(3)となる。
The input terminal 11n depends on the resistance R as seen from equation (1), and can be reduced by increasing the resistance R1□, but the minimum value Vin (MIN) of the control input voltage Vln and the minimum value of the input terminal 11n The value fin(MIN) determines the maximum value R,,(MAX) of the resistor, R11(MAX)-(Vin(MIN)-V)E
II / I In (M I N) ---
(3) becomes.

ココテ、Vln (M I N) −0,9V、 VB
E−0,7V、  I in (M I N) −0,
1tt Aとすると、R11(MAX)−2MΩとなる
。つまり抵抗R11は2MΩ以下であればよいことにな
る。
Cocote, Vln (MIN) -0,9V, VB
E-0,7V, I in (M I N) -0,
If it is 1tt A, then R11(MAX)-2MΩ. In other words, the resistance R11 only needs to be 2MΩ or less.

、上記したスイッチング回路をIC化した場合、あまり
大きな抵抗素子の値はチップサイズの増大から不経済で
あり、一般にIC化される抵抗素子の値としては100
 KΩ程度以下となっている。そこで入力電流finの
最大値11n(MAX)は制御入力電圧VInの最大値
をVin(MAX)とすると、11n(MAX)= (
Vln(MAX)−V   )EII /R1、・・・(4) となる。ここでR,l−100KΩ、Vln(MAX)
−3VSV   −0,7Vとすると、式(4)よりE
II 11n(MAX)=23μAとなる。このようにIC化
ら伴う経済的制約から第3図に示す回路構成における入
力電流11nは23μA以下に絞り込み難いことになる
。なお、抵抗R11の値を100にΩ以下にすれば、当
然のことながら入力電流1inは23μ八よりさらに増
大する。
When the switching circuit described above is integrated into an IC, a too large resistance element value increases the chip size and is uneconomical.Generally, the resistance element value integrated into an IC is 100.
It is about KΩ or less. Therefore, the maximum value 11n (MAX) of the input current fin is 11n (MAX) = (
Vln(MAX)-V)EII/R1, (4). Here R, l-100KΩ, Vln (MAX)
-3VSV -0.7V, then from equation (4) E
II 11n(MAX)=23μA. As described above, it is difficult to narrow down the input current 11n in the circuit configuration shown in FIG. 3 to 23 μA or less due to the economical constraints associated with the use of IC. Note that if the value of the resistor R11 is set to 100Ω or less, the input current 1 inch will naturally increase further than 23μ8.

第4図は、本出願人において先に出願した特願昭82−
239822号の内容を示し、大きな抵抗素子を使わず
に入力電流11nを絞り込むための技術である。
Figure 4 shows the patent application filed earlier by the applicant in 1982-
239822, and is a technique for narrowing down the input current 11n without using a large resistance element.

第4図において、抵抗R21は制御入力電圧Vlnと電
源Vccの関係がVjn>Vccとなったとき、トラン
ジスタQ2、が飽和して入力端子INに過大な電流が流
れないようにするための入力電流制限用の抵抗である。
In FIG. 4, resistor R21 controls the input current to prevent transistor Q2 from becoming saturated and excessive current flowing to input terminal IN when the relationship between control input voltage Vln and power supply Vcc becomes Vjn>Vcc. This is a limiting resistor.

この抵抗R2□はトランジスタQ21が飽和しない条件
で使う場合、不要(R2□−〇)なものである。抵抗R
はトランジスタQ23のり−少電流で出力スイッチング
トランジスタQ24が誤動作することを防止するための
ものである。
This resistor R2□ is unnecessary (R2□-〇) when used under the condition that the transistor Q21 is not saturated. Resistance R
This is to prevent the output switching transistor Q24 from malfunctioning due to a small current of the transistor Q23.

トランジスタQ2、のコレクタ電流はトランジスタ に
より電流増幅され、トランジスタQ2□の工ミッタに帰
還している。またトランジスタQ22とベース・エミッ
タ共通接続したトランジスタQ23はトランジスタQ2
2のコレクタ電流と同等の電流をトランジスタQ24の
ベース回路に供給し、トランジスタQ24を制御してい
る。
The collector current of transistor Q2 is amplified by the transistor and fed back to the transmitter of transistor Q2□. Also, the transistor Q23 whose base and emitter are commonly connected to the transistor Q22 is the transistor Q2.
A current equivalent to the collector current of transistor Q2 is supplied to the base circuit of transistor Q24 to control transistor Q24.

第4図における入力電流11nは、 11n−Vin−V    /R(1+β21+0.5
BE21  22 ・β ・β )+R・・・(5) で求められる。但し、■  はトランジスタQ2□E2
1 のオン時のベース・エミッタ間電圧、β21はトランジ
スタQ2、のエミッタ接地電流増幅率、β22はトラン
ジスタQ  、Q  のエミッタ接地電流増幅率である
。また、トランジスタQ24をオンさせる最小入力端子
1in(MIN)は、 11n(MIN)−2V   /β ・β −RBE2
4  21  22  23 ・・・(6) となる。但し、■  はトランジスタロ24オン時H2
4 のベース・エミッタ間電圧である。さらに入力電流II
nの最大値11n(MAX)は式(5)のVinに制御
入力電圧Vinの最大値Vln(MAX)を代入して求
めることができる。ここでR21−toKΩ、R−10
KQ、R−70にΩ、V   −0,7V。
The input current 11n in FIG. 4 is 11n-Vin-V/R(1+β21+0.5
BE21 22 ・β ・β )+R...(5) It is obtained as follows. However, ■ is the transistor Q2□E2
β21 is the common emitter current amplification factor of the transistor Q2, and β22 is the common emitter current amplification factor of the transistors Q1 and Q2. Also, the minimum input terminal 1in (MIN) that turns on the transistor Q24 is 11n (MIN) - 2V /β ・β - RBE2
4 21 22 23 ...(6) It becomes. However, ■ is H2 when transistor 24 is on.
This is the base-emitter voltage of 4. In addition, the input current II
The maximum value 11n (MAX) of n can be obtained by substituting the maximum value Vln (MAX) of the control input voltage Vin for Vin in equation (5). Here R21-toKΩ, R-10
KQ, Ω to R-70, V -0.7V.

22           23          
 8B21V BE22−0 、7 V−β21””I
QQ−β22””40、Vln(MAX)−3Vとして
入力電流finの最値11n(MIN)、最大値11n
(MAX)を式(5)、(6)から求めると、11口(
M I N) −0,005uA、11n(MAX)=
O,ll、czAとなる。
22 23
8B21V BE22-0, 7 V-β21""I
QQ-β22""40, Vln(MAX)-3V, maximum value of input current fin 11n (MIN), maximum value 11n
When (MAX) is calculated from equations (5) and (6), 11 units (
MIN) -0,005uA, 11n(MAX)=
O, ll, czA.

第4図の場合、第3図の例に比べると最大入力電流fi
n(MAX)は大きな抵抗素子を使わずに約1/20ま
で低減できることが分かる。しかしながら、トランジス
タQ24をオンする最小入力端子11n(MIN)が0
.005 u A −50n Aと非常に微小になりす
ぎており、そこだけ第3図の例よりも外来ノイズ等によ
る誤動作の可能性が高いものとなる。またIC化した場
合トランジスタQ2□のエミッタにトランジスタQ22
から帰還がかかっているため、NPN トランジスタQ
21とPNP l−ランジスタQ22のトランジェント
周波数fTの違いによる異常発振の恐れもある。
In the case of Fig. 4, compared to the example of Fig. 3, the maximum input current fi
It can be seen that n(MAX) can be reduced to about 1/20 without using a large resistance element. However, the minimum input terminal 11n (MIN) that turns on the transistor Q24 is 0.
.. 005 u A -50 n A, which is extremely small, and there is a higher possibility of malfunction due to external noise etc. than in the example of FIG. 3. Also, when integrated into an IC, the emitter of transistor Q2□ is connected to transistor Q22.
Since feedback is applied from the NPN transistor Q
There is also a risk of abnormal oscillation due to the difference in the transient frequency fT between the transistor Q21 and the PNP l-transistor Q22.

(発明が解決しようとする課題) 上記した従来の第3図の構成の場合、入力電流11nが
小さくても制御可能とするには抵抗R11の値が大きな
ものとなり、最小入力電流11n(MIN)を絞り込む
必要のある回路でのIC化は経済的見地から困難であっ
た。また第4図の構成の場合、最小入力電流fin(M
IN)が極めて微小になりすぎてしまい、外来ノイズ等
による誤動作やNPHのトランジスタからPNP )ラ
ンジスタに帰還をかける構成になっていることがら、ト
ランジェント周波数fTの違いによる異常発振の心配も
あるものである。
(Problems to be Solved by the Invention) In the case of the above-described conventional configuration shown in FIG. It has been difficult from an economic standpoint to implement ICs in circuits that require narrowing down the number of components. In addition, in the case of the configuration shown in FIG. 4, the minimum input current fin(M
Since IN) has become extremely small, there are concerns about malfunction due to external noise, etc., and because the configuration is such that feedback is applied from the NPH transistor to the PNP) transistor, abnormal oscillation may occur due to differences in the transient frequency fT. be.

[発明の構成] (課題を解決するための手段) この発明のスイッチ回路は、ベースが直接または抵抗素
子を介して制御入力端子に、エミッタが抵抗素子を介し
て基準電位点に、コレクタがカレントミラー回路の入力
端子にそれぞれ接続してなるトランジスタを有し、前記
カレントミラー回路の出力端子がスイッチング素子の制
御入力端子に接続してなることを特徴とするものである
[Structure of the Invention] (Means for Solving the Problems) The switch circuit of the present invention has a base connected to a control input terminal directly or via a resistance element, an emitter connected to a reference potential point via a resistance element, and a collector connected to a current control input terminal. The present invention is characterized in that it has transistors each connected to an input terminal of a mirror circuit, and an output terminal of the current mirror circuit is connected to a control input terminal of a switching element.

(作用) 上記した手段により、大きな値の抵抗素子を使用するこ
となく最大入力電流を減少でき、最小入力電流も外来ノ
イズに影響を受けない程度となる。また帰還ループを構
成しないため異常発振の心配もなくなる。
(Function) With the means described above, the maximum input current can be reduced without using a resistive element with a large value, and the minimum input current can also be made to a level that is not affected by external noise. Furthermore, since no feedback loop is formed, there is no need to worry about abnormal oscillation.

(実施例) 以下、この発明の一実施例につき図面を参照して詳細に
説明する。
(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図において、入力端子INから抵抗R1を介してベ
ースに接続されたトランジスタQ1はそのエミッタを抵
抗R2を介して接地する。トランジスタQ1のコレクタ
はエミッタを電源Vccに接続したトランジスタQ2の
ベース、コレクタに接続し、トランジスタQ2はエミッ
タを電源Vccに接続したトランジスタQ3に接続する
。トランジスタQ2、Q3はカレントミラー回路CMを
構成している。トランジスタQ3のコレクタは抵抗R3
を介して接地するとともに、エミッタを接地した出力ス
イッチングトランジスタQ4のベースに接続する。トラ
ンジスタQ4のコレクタは負荷回路RLを介して電Fi
、Vccに接続する。なお、Vinは制御入力端子を示
し、抵抗R1はトランジスタQ1が飽和に入ったとき(
V In> V cc)に入力端子INに過大電流が流
れるのを防止するためのものであり、抵抗R3はカレン
トミラー回路CMの出力リーク電流によりトランジスタ
Q4が誤動作(オン)することを防止するためのもので
ある。
In FIG. 1, a transistor Q1 whose base is connected to an input terminal IN through a resistor R1 has its emitter grounded through a resistor R2. The collector of transistor Q1 is connected to the base and collector of transistor Q2 whose emitter is connected to power supply Vcc, and transistor Q2 is connected to transistor Q3 whose emitter is connected to power supply Vcc. Transistors Q2 and Q3 constitute a current mirror circuit CM. The collector of transistor Q3 is resistor R3
and is connected to the base of an output switching transistor Q4 whose emitter is grounded. The collector of transistor Q4 is connected to the electric current Fi via load circuit RL.
, connected to Vcc. Note that Vin indicates a control input terminal, and resistor R1 is used when transistor Q1 enters saturation (
The resistor R3 is used to prevent excessive current from flowing to the input terminal IN when V In > V cc), and the resistor R3 is used to prevent transistor Q4 from malfunctioning (turning on) due to the output leakage current of the current mirror circuit CM. belongs to.

上記した構成において、入力端子INを流れる入力電流
11nは次の式から求めることができる。
In the above configuration, the input current 11n flowing through the input terminal IN can be determined from the following equation.

Vln−VBCI 11n−□   ・・(7) R2(1+β+)+R+ 但し、VBB+はトランジスタQ1がオンのときのベー
ス・エミッタ間電圧、β1はトランジスタQ1のエミッ
タ接地の電流増幅率である。またトランジスタQ4をオ
ンさせる最小入力電流11n(M I N)は、 VBE4 11n(MIN)=          −(8)β1
 ・ACM・R3 となる。但し、VBE、はトランジスタQ4がオンのと
きのベース・エミッタ間電圧、ACMはカレントミラー
回路CMの電流利得である。
Vln-VBCI 11n-□ (7) R2 (1+β+)+R+ However, VBB+ is the base-emitter voltage when the transistor Q1 is on, and β1 is the current amplification factor of the common emitter of the transistor Q1. Also, the minimum input current 11n (MIN) that turns on the transistor Q4 is VBE4 11n (MIN) = -(8) β1
・ACM・R3. However, VBE is the base-emitter voltage when the transistor Q4 is on, and ACM is the current gain of the current mirror circuit CM.

そ:テR,−10にΩ、R2−10にΩ、R3−70に
Ω、VBE+ −0,7V、 VBE4−0.7 V、
β1−100 、ACM=l 5Vln (MAX) 
−3Vとして式(7)、(8)から最小入力電流11n
(MIN)、最大入力端子fin(MAX)を求めると
、IIn(MI N) −0,1μA、  I In 
(MAX) −2,3pAとなる。
So: TeR, -10 Ω, R2-10 Ω, R3-70 Ω, VBE+ -0.7V, VBE4-0.7V,
β1-100, ACM=l 5Vln (MAX)
Assuming -3V, the minimum input current is 11n from equations (7) and (8).
(MIN), maximum input terminal fin(MAX) is found as IIn(MIN) -0,1μA, IIn
(MAX) -2.3 pA.

したがって、100KΩ以上の大きな値の抵抗を使うこ
となく、第3図に示した、従来の構成のものより最大入
力端子を著しく減少できる。しかも最小入力端子、換言
すればスレッシュホールドレベルは、第3図に示した構
成と同等であり、第4図に示すように、極端に小さすぎ
ずに外来のノイズ等に対する誤動作の心配もない。また
第4図に示すように帰還ループがないため異常発振等が
ないとともにIC化したときにスレッシュホールドレベ
ルがプロセスコントロールしにくいPNP l−ランジ
スタのエミッタ接地電流増幅率βの影響を直接受けるが
、この実施例ではカレントミラー回路としてその影響を
受l少ないように配慮されている。
Therefore, the maximum input terminal can be significantly reduced compared to the conventional configuration shown in FIG. 3 without using a large resistor of 100 KΩ or more. Furthermore, the minimum input terminal, in other words, the threshold level, is the same as the configuration shown in FIG. 3, and as shown in FIG. 4, it is not extremely small and there is no fear of malfunction due to external noise. Furthermore, as shown in Fig. 4, since there is no feedback loop, there is no abnormal oscillation, and when integrated into an IC, the threshold level is directly affected by the emitter ground current amplification factor β of the PNP l-transistor, which is difficult to control in the process. In this embodiment, the current mirror circuit is designed to be less susceptible to this influence.

第2図は第1図の各トランジスタQ1〜Q4と逆極性の
トランジスタQ+’〜Q4’で構成したものであり、作
用、効果は第1図と全く同様なものである。
FIG. 2 is composed of transistors Q+' to Q4' of opposite polarity to the transistors Q1 to Q4 in FIG. 1, and the operation and effect are exactly the same as those in FIG. 1.

[発明の効果] 以上記載したように、この発明のスイッチ回路の構成に
よれば、大きな値の抵抗素子を使用することなく制御入
力端子を問題なく絞り込めることから、モノリシック化
に好適なものとなる。
[Effects of the Invention] As described above, according to the configuration of the switch circuit of the present invention, the control input terminals can be narrowed down without any problem without using a large resistance element, making it suitable for monolithic implementation. Become.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示す回路図、第2図は第
1図を逆極性として示した回路図、第3図は従来の回路
図、第4図はこの発明の先立って出願された回路図であ
る。 R,、R2・・・・・・・・・抵抗
Fig. 1 is a circuit diagram showing an embodiment of this invention, Fig. 2 is a circuit diagram showing Fig. 1 with reverse polarity, Fig. 3 is a conventional circuit diagram, and Fig. 4 is a circuit diagram of an application filed prior to this invention. FIG. R,, R2・・・・・・Resistance

Claims (1)

【特許請求の範囲】[Claims] ベースが直接または抵抗素子を介して制御入力端子に、
エミッタが抵抗素子を介して基準電位点に、コレクタが
カレントミラー回路の入力端子にそれぞれ接続している
トランジスタを有し、前記カレントミラー回路の出力端
子がスイッチング素子の制御入力端子に接続してなるこ
とを特徴とするスイッチ回路。
The base connects to the control input terminal directly or through a resistive element,
It has a transistor whose emitter is connected to a reference potential point via a resistive element and whose collector is connected to an input terminal of a current mirror circuit, and an output terminal of the current mirror circuit is connected to a control input terminal of a switching element. A switch circuit characterized by:
JP25900388A 1988-10-14 1988-10-14 Switch circuit Pending JPH02105089A (en)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5797211A (en) * 1980-12-08 1982-06-16 Matsushita Electric Ind Co Ltd Rectifying circuit with coding output
JPS5992618A (en) * 1982-11-19 1984-05-28 Toshiba Corp Level shifting circuit

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