JPH0194323A - Liquid crystal panel - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、冗長構成を採用し、アクティブマトリクス方
式により表示をおこなう液晶パネルの構成および液晶パ
ネルの駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a configuration of a liquid crystal panel that employs a redundant configuration and performs display using an active matrix method, and a drive circuit for the liquid crystal panel.
従来の、冗長構成を採用した液晶パネルの構成は、（日
経エレクトロニクス １９８Ｂ、１２゜１５ ＮＯ４
１０Ｐ１９３〜２０９）の様に、２個の薄膜トランジス
タの一方を本来のソース線に接続し、もう一方を隣りの
画素と同じソース線に接続したものであった。The configuration of a conventional liquid crystal panel that adopts a redundant configuration is (Nikkei Electronics 198B, 12゜15 NO4
10P193-209), one of the two thin film transistors was connected to the original source line, and the other was connected to the same source line as the adjacent pixel.
しかし、前述の従来技術では、２個の薄膜トランジスタ
の一方が隣りの画素のソース線に接続されているため、
正確な情報を表示できないといった１４Ｍ点を有する。However, in the prior art described above, one of the two thin film transistors is connected to the source line of the adjacent pixel;
It has 14M points such as not being able to display accurate information.
特に、コンピューター（７）７’−ターを表示する場合
には１画素ごとに表示を管理する必要があり、従来技術
では実現できない。In particular, when displaying on a computer (7) 7', it is necessary to manage the display for each pixel, which cannot be achieved using conventional techniques.
そこで本発明は、このような問題点を解決するものでそ
の目的とするところは、冗長構成を採用し、アクティブ
マトリクス方式により表示をおこなう液晶パネルにおい
て、１画素ごとの表示データーの管理が容易な液晶パネ
ルと、液晶パネルの駆動回路を提供するところにある。The present invention is intended to solve these problems, and its purpose is to easily manage display data for each pixel in a liquid crystal panel that uses a redundant configuration and performs display using an active matrix method. The company provides liquid crystal panels and liquid crystal panel drive circuits.
本発明の液晶パネルおよび液晶パネルの駆動回路を第１
図を参照して説明すると、
（１）（Ａ）薄膜トランジスタＡ（１）と薄膜トランジ
スタＢ（２）を有し、
（Ｂ）薄膜トランジスタＡ（１）のソース電極Ａ（３）
には第１のソース線（９）が、Ｆ線膜トランジスタＢ（
２）のソース電極Ｂ（４）には、第２のソースＩ！（１
０）が接続され、
（Ｃ）薄膜トランジスタＡ（１）のドレイン電ｗ１Ａ（
５）と、薄膜トランジスタＢ（２）のドレイン電極Ｂ（
６）は共通となして画素電極（１３）を形成する。The liquid crystal panel and the driving circuit for the liquid crystal panel of the present invention are
To explain with reference to the diagram, (1) (A) has a thin film transistor A (1) and a thin film transistor B (2), (B) a source electrode A (3) of the thin film transistor A (1);
The first source line (9) is connected to the F-line membrane transistor B (
2), the second source I! (1
0) is connected, and (C) the drain voltage w1A of thin film transistor A(1) (
5) and the drain electrode B(
6) forms a pixel electrode (13) in common.
（Ｄ）薄膜トランジスタＡ（１）のゲート電極Ａ（７）
には、第１のゲート線（１１）が、 薄膜トランジスタ
Ｂ（２）のゲート電極Ｂ（８）には第２のゲート線（１
２）が接続される。(D) Gate electrode A (7) of thin film transistor A (1)
The first gate line (11) is connected to the gate electrode B (8) of the thin film transistor B (2), and the second gate line (1
2) is connected.
以上の如く構成された画素をマトリクス状に集積１した
ことを特徴とする液晶パネル。A liquid crystal panel characterized in that pixels configured as described above are integrated in a matrix.
（２）（Ａ）第１のソース線（９）は第１のビデオライ
ン（１４）に、 第２のソース線（１０）は第２のビデ
オライン（１５）に接続され、
（Ｂ）第１のビデオライン（１４）と第２のビデオライ
ン（１５）の間に遅延手段（１６）を設ける。(2) (A) the first source line (9) is connected to the first video line (14); the second source line (10) is connected to the second video line (15); (B) the first source line (10) is connected to the second video line (15); A delay means (16) is provided between the first video line (14) and the second video line (15).
以上の如く構成したことを特徴とする液晶パネルの駆動
回路。A liquid crystal panel drive circuit characterized by being configured as described above.
（作用〕
本発明の上記の構成によれば、第１のゲート線（１１）
が能動となり薄膜トランジスタＡ（１）がＯＮすれば、
画素電極（１３）には第１のビデオライン（１４）のデ
ーターが、第１のソース線（９）を介して書き込まれる
。(Function) According to the above configuration of the present invention, the first gate line (11)
becomes active and turns on thin film transistor A(1),
Data of the first video line (14) is written to the pixel electrode (13) via the first source line (9).
次に、第２のゲー）Ｉ！（１２）が能動となり薄膜トラ
ンジスタＢ（２）がＯＮすれば、遅延手段（１６）によ
り第１のビデオライン（１４）と同じデーターが、１水
平時間だけ遅れた第２のビデオライン（１５）より第２
のソース１１１（１０）を介して画素電極（１３）に書
き込まれる。Next, the second game) I! (12) becomes active and turns on the thin film transistor B (2), the delay means (16) transmits the same data as the first video line (14) from the second video line (15) delayed by one horizontal time. Second
is written into the pixel electrode (13) through the source 111 (10) of the pixel electrode (13).
このとき薄膜トランジスタＡ（１）または薄膜トランジ
スタＢ（２）のどちらかが不良であっても、第１のソー
ス線（９）と第２のソース線（ｌＯ）のデーターは同一
であるので、画素電極（１３）には、同一のデーターが
書き込まれるのである。At this time, even if either thin film transistor A (1) or thin film transistor B (2) is defective, the data of the first source line (9) and the second source line (lO) are the same, so the pixel electrode The same data is written in (13).
以下、本発明による一実施例を図面を参照して説明する
。Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第２図は液晶パネルの等価回路図、第３図は駆動回路の
ブロック図、＄４図はビデオラインのタイミング図であ
り、６４０ラインＸ４００ドツト構成の液晶パネルの例
である。FIG. 2 is an equivalent circuit diagram of a liquid crystal panel, FIG. 3 is a block diagram of a drive circuit, and FIG. 4 is a timing chart of video lines, which is an example of a liquid crystal panel having a 640-line x 400-dot configuration.
コンポシフトビデオ信号や、アナログＲＧＢ信号よりな
るビデオ入力信号（３０）は、ビデオインターフェース
回路（３１）において同期分離や色分離等の処理がなさ
れて、アナログビデオ信号（３２）と制御信号（３７）
が出力される。A video input signal (30) consisting of a component shift video signal or an analog RGB signal is subjected to processing such as synchronization separation and color separation in a video interface circuit (31), and is then converted into an analog video signal (32) and a control signal (37).
is output.
アナログビデオ信号（３２）はアナログ量をデジタル量
に変換するＡ／Ｄ変換器（３３）により６〜８ｂｉｔの
デジタルビデオ信号（３４）に変換される。The analog video signal (32) is converted into a 6- to 8-bit digital video signal (34) by an A/D converter (33) that converts an analog quantity into a digital quantity.
デジタルビデオ信号（３４）は２系統に分けられ、一方
はデジタル量をアナログ量に変換するＤ／Ａ変換器（３
５Ａ）によりアナログ量に戻されたのち、アナログ処理
回路（３６Ａ）で液晶パネルを駆動できる信号に加工さ
れて第１のビデオライン（１４）に出力される。他の一
方のデジタルビデオ信号（３４）はＦＩＦＯにより動作
するラインメモリー等による遅延手段（１６）により１
水平期間の時間だけ遅延されたのちＤ／Ａ変換器（３５
Ｂ）、アナログ処理回路（３６Ｂ）を経て第２のビデオ
ライン（１５）に出力される。第１のビデオライｙ（１
４）と、第２のビデオライン（１５）のデーターの概念
は、第４図で示すように、第２のビデオライン（１５）
のデーターは第１のビデオライン（１４）のデーターよ
り１水平期間の時間だけ遅れているのである。The digital video signal (34) is divided into two systems, one of which is a D/A converter (34) that converts the digital amount into an analog amount.
5A), the signal is processed into a signal capable of driving a liquid crystal panel by an analog processing circuit (36A), and is output to the first video line (14). The other digital video signal (34) is processed by delay means (16) such as a line memory operated by FIFO.
After being delayed by the time of the horizontal period, the D/A converter (35
B) is output to the second video line (15) via an analog processing circuit (36B). First video line y (1
4) and the concept of the data of the second video line (15), as shown in FIG.
The data on the first video line (14) lags behind the data on the first video line (14) by one horizontal period.
垂直同期信号や水平同期信号等による制御信号（３７）
は、発振回路やカウンター・ゲート回路等により構成す
る制御回路（３８）の基準信号として作用し、制御回路
（３８）ではＡ／Ｄ変換器（３３）・Ｄ／Ａ変換器（３
５）・遅延手段（１６）等で必要とする回路制御信号（
３９）と、液晶パネルを駆動するＹ側シフトレジスタ（
２２）やＸ側シフトレジスタ（２１）を制御するパネル
駆動制御信号（４０）を出力する。Control signals using vertical synchronization signals, horizontal synchronization signals, etc. (37)
acts as a reference signal for the control circuit (38) composed of an oscillation circuit, a counter gate circuit, etc., and in the control circuit (38), the A/D converter (33) and D/A converter (3)
5)・Circuit control signals (
39) and the Y-side shift register (
22) and a panel drive control signal (40) that controls the X-side shift register (21).
第１のビデオライン（１４）・ｔＪ２のビデオライン（
１５）はそれぞれ、 Ｘ側シフトレジスタ（２１）によ
り制御されるサンプリングトランジスタ（２３）を介し
て第１のソースＩ！ｆｊ （９）・第２のソース線（１
０）に接続される。1st video line (14)・tJ2 video line (
15) are respectively connected to the first source I! via a sampling transistor (23) controlled by an X-side shift register (21). fj (9)・Second source line (1
0).
薄膜トランジスタＡ（１）の、 ソース電極Ａ（３）は
第１のソース線 （９）に、ゲート電極Ａ（７）は第１
のゲー）Ｉ！（１１）に、ドレイン電極Ａ（５）は画素
電極（１３）に接続され、薄膜トランジスタＢ（２）の
ソース電ｔ！ｉＢ （４）は第２のソース線（１０）に
、 ゲート電極Ｂ（８）は第２のゲート線（１２）に、
ドレイン電極Ｂ（６）は画素型ｔ’！（１３）に接
続される。The source electrode A (3) of the thin film transistor A (1) is connected to the first source line (9), and the gate electrode A (7) is connected to the first source line (9).
game) I! In (11), the drain electrode A (5) is connected to the pixel electrode (13), and the source voltage t! of the thin film transistor B (2) is connected to the pixel electrode (13). iB (4) is connected to the second source line (10), gate electrode B (8) is connected to the second gate line (12),
The drain electrode B (6) is of pixel type t'! (13).
薄膜トランジスタＡ（１）の、ドレイン電極Ａ（５）と
薄膜トランジスタＢ（２）のドレイン電極Ｂ（６）は同
一の画素電極（１３）に接続されている。また、第２の
ゲート線（１２）は次のラインの第１のゲート！１ （
１１）として作用する。The drain electrode A (5) of the thin film transistor A (1) and the drain electrode B (6) of the thin film transistor B (2) are connected to the same pixel electrode (13). Also, the second gate line (12) is the first gate of the next line! 1 (
11).
ここで、ゲート線の１本を選択するＹ側シフトレジスタ
（２２）により第１のゲート線 （１１）が選択されれ
ば、薄膜トランジスタＡ（１）が導通となる。 このと
き、Ｘ側シフトレジスタ（２１）によりサンプリングト
ランジスタ（２３）が選択されれば、° 第１のビデオ
ライン（１４）のデーターは第１のソース！！ （９）
を経て画素電極（１３）に与えられ、液晶（２０）をは
さんで画素電極（１３）と接地電極（２４）により構成
する容量に保持され、液晶（２０）を駆動する。Here, if the first gate line (11) is selected by the Y-side shift register (22) that selects one of the gate lines, the thin film transistor A (1) becomes conductive. At this time, if the sampling transistor (23) is selected by the X-side shift register (21), the data on the first video line (14) is transferred to the first source! ! (9)
The light is applied to the pixel electrode (13) through the liquid crystal (20), held in a capacitor formed by the pixel electrode (13) and the ground electrode (24) with the liquid crystal (20) in between, and drives the liquid crystal (20).
Ｘ側シフトレジスタ（２１）は１水平期間の時間で６４
０画素を次々と選択するのである。The X side shift register (21) has 64 points in one horizontal period.
The 0 pixels are selected one after another.
Ｙ側シフトレジスタ（２２）により第２のゲー）！線（
１２）が選択されれば、薄膜トランジスタＢ（２）が４
通となり、第２のビデオライン（１５）のデーターが＠
２のソースＩ！（１０）を介して画素電極（１３）に書
き込まれる。ここで、第２のビデオライン（１５）のデ
ーターは、１水平期間だけ前の第１のビデオライン（１
４）のデーターと同一であるため、同一の画素電極（１
３）には同一のデーターが書き込まれるのである。2nd game) by the Y-side shift register (22)! line(
12) is selected, the thin film transistor B(2) becomes 4
The data of the second video line (15) is @
2 sauce I! (10) to the pixel electrode (13). Here, the data of the second video line (15) is the data of the first video line (15) that is one horizontal period earlier.
4), so the same pixel electrode (1
The same data is written to 3).
そのために、万一薄膜トランジスタＡ（１）または薄膜
トランジスタＢ（２）のどちらか一方が不良として動作
しな（でも、画素電極（１３）には、書き込むべきデー
ターが書き込まれて、液晶（２０）を正常に駆動し、正
確な表示をおこなうのである。Therefore, in the unlikely event that either thin film transistor A (1) or thin film transistor B (2) is defective and does not operate (but the data to be written is written to the pixel electrode (13) and the liquid crystal (20) It operates normally and provides accurate display.
以上説明したように本発明によれば、１画素に対して２
個の薄膜トランジスタを有し、それぞれの薄膜トランジ
スタに別のソース線とゲート線を接続した液晶パネルと
、２本のソース線の一方には、もう一方のソース線と同
一のデーターを１水平期間の時間だけ遅延させることに
より、同一の画素には同一のデーターが書き込まれるこ
ととなり、万一、薄膜トランジスタの一方が不良となり
動作しなくても、もう一方の薄膜トランジスタにより正
確なデーターが書き込まれるので、１画素ごとのデータ
ーの管理が容易な液晶パネルと、液晶パネルの駆動回路
が提供できるのである。As explained above, according to the present invention, 2 pixels per pixel.
A liquid crystal panel has two thin film transistors, each thin film transistor is connected to another source line and a gate line, and one of the two source lines has the same data as the other source line for one horizontal period. By delaying the same amount of data, the same data will be written to the same pixel. Even if one of the thin film transistors becomes defective and does not work, accurate data will be written to the other thin film transistor. This makes it possible to provide an LCD panel that allows easy data management for each device, as well as a driving circuit for the LCD panel.
第１図は発明の概要を示す斜視図。 第２図は液晶パネルの等価回路図。 第３図は駆動回路のブロック図。 第４図はビデオラインのタイミング図。 １・・・薄膜トランジスタＡ ２・・・薄膜トランジスタＢ ３・・・ソース電極Ａ ４・・・ソース電極Ｂ ５・・・ドレイン電極Ａ ６・・・ドレイン電極Ｂ ７・・・ゲート電極Ａ。 ８・・・ゲート環ｔｉ Ｂ ９・・・第１のソース線 １０・・・第２のソース線 １１・・・第１のゲート線 １２・・・第２のゲート線 １３・・・画素電極 １４・・・第１のビデオライン １５・・・第２のビデオライ／ １６・・・遅延手段 以 上 第１″：５ FIG. 1 is a perspective view showing an outline of the invention. Figure 2 is an equivalent circuit diagram of a liquid crystal panel. FIG. 3 is a block diagram of the drive circuit. Figure 4 is a timing diagram of the video line. 1...Thin film transistor A 2...Thin film transistor B 3... Source electrode A 4... Source electrode B 5...Drain electrode A 6...Drain electrode B 7...Gate electrode A. 8...Gate ring ti B 9...first source line 10...Second source line 11...first gate line 12...Second gate line 13... Pixel electrode 14...First video line 15...Second video live/ 16...delay means that's all 1st”:5
Claims (2)
スタＢ（２）を有し、 （Ｂ）薄膜トランジスタＡ（１）のソース電極Ａ（３）
には第１のソース線（９）が、薄膜トランジスタＢ（２
）の、ソース電極Ｂ（４）には第２のソース線（１０）
が接続され、 （Ｃ）薄膜トランジスタＡ（１）のドレイン電極Ａ（５
）と、薄膜トランジスタＢ（２）のドレイン電極Ｂ（６
）は共通となして画素電極（１３）が形成され、 （Ｄ）薄膜トランジスタＡ（１）のゲート電極Ａ（７）
には、第１のゲート線（１１）が、 薄膜トランジスタ
Ｂ（２）のゲート電極Ｂ（８）には、第２のゲート線（
１２）が接続されてなることを特徴とする液晶パネル。(1) (A) has thin film transistor A (1) and thin film transistor B (2), (B) source electrode A (3) of thin film transistor A (1)
The first source line (9) is connected to the thin film transistor B (2).
), the source electrode B (4) is connected to the second source line (10).
(C) Drain electrode A (5) of thin film transistor A (1)
) and the drain electrode B(6) of the thin film transistor B(2)
) are commonly used to form a pixel electrode (13), and (D) gate electrode A (7) of thin film transistor A (1).
The first gate line (11) is connected to the gate electrode B (8) of the thin film transistor B (2), and the second gate line (
12) is connected to the liquid crystal panel.
ン（１４）に、第２のソース線（１０）は第２のビデオ
ライン（１５）に接続され、 （Ｂ）第１のビデオライン（１４）と第２のビデオライ
ン（１５）の間に遅延手段（１６）を設けたことを特徴
とする特許請求の範囲第１項記載の液晶パネル。(2) (A) the first source line (9) is connected to the first video line (14), the second source line (10) is connected to the second video line (15); (B) the first source line (9) is connected to the first video line (14); 2. The liquid crystal panel according to claim 1, further comprising a delay means (16) between the first video line (14) and the second video line (15).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253003A JPH0194323A (en) | 1987-10-07 | 1987-10-07 | Liquid crystal panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253003A JPH0194323A (en) | 1987-10-07 | 1987-10-07 | Liquid crystal panel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194323A true JPH0194323A (en) | 1989-04-13 |
Family
ID=17245135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253003A Pending JPH0194323A (en) | 1987-10-07 | 1987-10-07 | Liquid crystal panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194323A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457552A (en) * | 1992-12-30 | 1995-10-10 | Goldstar Co., Ltd. | Liquid crystal display with subpixels each having two TFTs where some TFTs have gate connections that skip over adjacent address bus lines |
| US5600459A (en) * | 1993-12-20 | 1997-02-04 | Roy; Howard S. | Multiple-shutter flat-panel display having individually controlled pixels and method for making same |
-
1987
- 1987-10-07 JP JP62253003A patent/JPH0194323A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457552A (en) * | 1992-12-30 | 1995-10-10 | Goldstar Co., Ltd. | Liquid crystal display with subpixels each having two TFTs where some TFTs have gate connections that skip over adjacent address bus lines |
| US5600459A (en) * | 1993-12-20 | 1997-02-04 | Roy; Howard S. | Multiple-shutter flat-panel display having individually controlled pixels and method for making same |
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