JPH0192819A - Integrated circuit - Google Patents
Integrated circuitInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＣＭＯ３型Ｏ３回路によ
り構成される集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit, and more particularly to an integrated circuit constituted by a CMO3 type O3 circuit.
従来、ＣＭＯ９型Ｏ９回路により構成される集積回路に
おいては、その実使用時における多層性を増大させ、シ
ステム全体としての使用部品点数を削減することを目的
として、集積回路の入出力端子部分におけるワイヤード
論理和を形成するためのプルアップ抵抗およびプルダウ
ン抵抗を、前記集積回路内に内蔵している。この場合、
前記プルアップ抵抗およびプルダウン抵抗に接続される
電源ラインと、前記ＣＭＯ３論理回路により形成される
内部回路に対する電源ラインとは、集積回路チップ上に
おいて接続されて構成されるのが一般である。Conventionally, in integrated circuits composed of CMO9-type O9 circuits, wired logic has been implemented in the input/output terminal portion of the integrated circuit in order to increase the multilayer nature during actual use and reduce the number of parts used in the entire system. A pull-up resistor and a pull-down resistor for forming the sum are built into the integrated circuit. in this case,
The power supply line connected to the pull-up resistor and pull-down resistor and the power supply line for the internal circuit formed by the CMO3 logic circuit are generally connected on an integrated circuit chip.
上述した従来の集積回路を構成しているＣＭＯ８論理回
路は、その基本回路の構成上直流電源電流（消費電流）
の値が殆ど零であり、高集積化の方向に対して多大の優
位点を有している。従って、ＣＭＯ８論理回路による集
積回路の製造工程において、その直流電源電流値を測定
し、前記直流電源電流値が規定値（設計値）以内にある
ことを試験することは、直流電源電流値自体のチェツり
のみならず、前記集積回路の内部全体にわたって異常論
理信号状態の介在の有無をチエツクすることに対応して
おり、集積回路全体の試験方法としては、機能試験（フ
ァンクションテスト）に匹敵する効果的な方法である。The CMO8 logic circuit that constitutes the conventional integrated circuit described above has a low DC power supply current (current consumption) due to its basic circuit configuration.
The value of is almost zero, and it has a great advantage in the direction of high integration. Therefore, in the manufacturing process of integrated circuits using CMO8 logic circuits, measuring the DC power supply current value and testing that the DC power supply current value is within a specified value (design value) is a step in the process of manufacturing an integrated circuit using a CMO8 logic circuit. It not only checks the presence of abnormal logic signal states throughout the inside of the integrated circuit, but also has an effect comparable to that of a functional test as a test method for the entire integrated circuit. This is a typical method.
然るに、前述したプルアップ抵抗およびプルダウン抵抗
を内蔵した従来の集積回路においては、前記プルアップ
抵抗およびプルダウン抵抗が接続される電源ラインと、
前記集積回路の内部回路用電源ラインとが、集積回路チ
ップ上において結合されているなめに、入出力部分にお
いて、論理状態によってプルアップ抵抗およびプルダウ
ン抵抗を経由して大きな定常電流が流れることに起因し
て、仮に集積回路内のＣＭＯ３論理回路中に欠陥および
ピンホール等による異常論理状態により微小電流パスが
存在したとしても、前記プルアップ抵抗およびプルダウ
ン抵抗に流れる電流によってマスクされてしまい、前述
の直流電源電流値測定による集積回路チエツク時に、内
部論理回路における異常部分の検出が不可能になるとい
う欠点がある。However, in the conventional integrated circuit incorporating the above-mentioned pull-up resistor and pull-down resistor, the power supply line to which the pull-up resistor and pull-down resistor are connected,
This is due to the fact that because the power supply line for the internal circuit of the integrated circuit is connected on the integrated circuit chip, a large steady current flows through the pull-up resistor and pull-down resistor in the input/output section depending on the logic state. Even if a small current path exists in the CMO3 logic circuit in the integrated circuit due to an abnormal logic state due to defects or pinholes, it will be masked by the current flowing through the pull-up resistor and pull-down resistor, and the above-mentioned problem will occur. There is a drawback that when checking the integrated circuit by measuring the DC power supply current value, it becomes impossible to detect abnormalities in the internal logic circuit.
本発明の集積回路は、プルアップ抵抗ならびにプルダウ
ン抵抗を、それぞれ入力端子部および出力端子部に内蔵
する集積回路において、前記プルアップ抵抗ならびにプ
ルダウン抵抗に接続される電源ラインと、前記集積回路
の内部回路用電源ラインとが、少なくとも集積回路チッ
プ上において −分離されて構成される。The integrated circuit of the present invention has a pull-up resistor and a pull-down resistor built into an input terminal section and an output terminal section, respectively, and a power supply line connected to the pull-up resistor and pull-down resistor and an internal part of the integrated circuit. The circuit power supply line is configured to be separated from the circuit power supply line at least on the integrated circuit chip.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例のブロック図である。第
１図に示されるように、本実施例は、入力端子５１，５
２．５３および出力端子５４゜５５．５６に対応して、
内部回路１と、入力端子５１に接続されるプルアップ抵
抗２と、入力端子５３に接続されるプルダウン抵抗３と
、出力端子５４に接続されるプルアップ抵抗４と、出力
端子５６に接続されるプルダウン抵抗５と、を備えて構
成される。FIG. 1 is a block diagram of a first embodiment of the present invention. As shown in FIG. 1, this embodiment has input terminals 51 and 5.
2.53 and output terminal 54°55.56,
Internal circuit 1 , pull-up resistor 2 connected to input terminal 51 , pull-down resistor 3 connected to input terminal 53 , pull-up resistor 4 connected to output terminal 54 , and pull-up resistor 4 connected to output terminal 56 and a pull-down resistor 5.
第１図におイテ、Ｖ Ｄ Ｄ １ 、 Ｇ Ｎ Ｄ １
ハ内部回路１に対する内部回路用電源ライン、ＶＤＤ
２、ＧＮＤ２は入力端子部に接続されるプルアップ抵抗
２およびプルダウ抵抗３に対する電源ライン、ＶＤＤ３
、ＧＮＤ３は出力端子部に接続されるプルアップ抵抗４
およびプルダウン抵抗５に対する電源ラインである。本
発明においては、前記各電源ラインは、集積回路チップ
内においては分離されており、従って、集・積回路の実
使用時には、各電源ラインは集積回路チップ外において
同一電源に接続されて通常動作が行われる。In Figure 1, VDD1, GND1
C. Internal circuit power supply line for internal circuit 1, VDD
2. GND2 is the power supply line for pull-up resistor 2 and pull-down resistor 3 connected to the input terminal section, VDD3
, GND3 is a pull-up resistor 4 connected to the output terminal section.
and a power supply line for the pull-down resistor 5. In the present invention, each of the power supply lines is separated within the integrated circuit chip. Therefore, when the integrated circuit is actually used, each power supply line is connected to the same power supply outside the integrated circuit chip for normal operation. will be held.
本発明の集積回路においては、集積回路チップ外におい
て前記各電源ラインに対する電源接続を調整することが
可能であるなめ、集積回路の製造工程における特性試験
を行う際には、ＶＤＤＩ〜３、ＧＮＤＩ〜３の各電源ラ
イに同一電源を与えた状態で通常の機能試験および直流
特性試験を実施することが可能になるとともに、ＶＤＤ
ＩおよびＧＮＤＩの電源ラインに通常電源電圧を与え、
ＶＤＤ２〜３、ＧＮＤ２〜３の電源ラインを開放状態に
するか、またはフルアップ抵抗２．４およびプルダウン
抵抗３，５に電流が流入しないような電圧レベルに設定
する状態において、前述の直流電源電流チエツク（試験
）を行うことが可能となる。In the integrated circuit of the present invention, it is possible to adjust the power supply connection to each of the power supply lines outside the integrated circuit chip, so when performing characteristic tests in the manufacturing process of the integrated circuit, VDDI ~ 3, GNDI ~ It is now possible to perform normal functional tests and DC characteristic tests with the same power supply applied to each power line in 3.
Apply normal power supply voltage to the I and GNDI power lines,
When the power supply lines of VDD2-3 and GND2-3 are opened or set to a voltage level such that no current flows into the full-up resistor 2.4 and pull-down resistor 3, 5, the DC power supply current described above It becomes possible to perform a check (examination).
従って、従来の集積回路と異なり、本発明の集積回路に
おいては、内部回路１において流れる異常電流が、プル
アップ抵抗２，４およびプルダウン抵抗３，５に流れる
電流成分によってマスクされることがなく、十分な精度
で検出され、製造工程中における不良集積回路チップの
除去が完全に行われる。Therefore, unlike conventional integrated circuits, in the integrated circuit of the present invention, the abnormal current flowing in the internal circuit 1 is not masked by the current components flowing in the pull-up resistors 2 and 4 and the pull-down resistors 3 and 5. Detection with sufficient accuracy ensures complete removal of defective integrated circuit chips during the manufacturing process.
第２図は本発明の第２の実施例のブロック図である。第
２図に示されるように、本実施例は、入力端子５７，５
８．５９および出力端子６０゜６１．６２に対応して、
内部回路６と、入力端子５７に接続させるプルアップ抵
抗７と、入力端子５９に接続されるプルダウン抵抗８と
、出力端子６０に接続されるプルアップ抵抗９と、出力
端子６２に接続されるプルダウン抵抗１０と、を備えて
構成される。FIG. 2 is a block diagram of a second embodiment of the invention. As shown in FIG. 2, this embodiment has input terminals 57, 5
8.59 and output terminal 60°61.62,
An internal circuit 6, a pull-up resistor 7 connected to the input terminal 57, a pull-down resistor 8 connected to the input terminal 59, a pull-up resistor 9 connected to the output terminal 60, and a pull-down resistor connected to the output terminal 62. and a resistor 10.
第２図において、ＶＤＤＩ、ＧＮＤＩは内部回路６に対
する内部回路用電源ライン、ＶＤＤ２、ＧＮＤ２はプル
アップ抵抗、７．９およびプルダウン抵抗８．１０に対
する電源ライである。前述の第１の実施例と異なる点は
、ＶＤＤ２、ＧＮＤ２の電源ラインが、入力端子部のプ
ルアップ抵抗７、プルダウン抵抗８および出力端子部の
プルアップ抵抗９、プルダウン抵抗１０に対して、共通
に設定されていることである。本実施例においては、Ｖ
ＤＤＩ、ＧＮＤＩの電源ラインとＶＤＤ２、ＧＮＤ２の
電源ラインとが、集積回路チップ内においては分離され
て構成されているため、直流電源電流テスト時に、第１
の実施例の場合と同様に内部回路６において流れる異常
電流が十分な精度で検出され、製造工程中における不良
集積回路チップの除去が完全に行われる。In FIG. 2, VDDI and GNDI are internal circuit power lines for internal circuit 6, and VDD2 and GND2 are power lines for pull-up resistor 7.9 and pull-down resistor 8.10. The difference from the first embodiment described above is that the power supply lines of VDD2 and GND2 are common to the pull-up resistor 7 and pull-down resistor 8 in the input terminal section, and the pull-up resistor 9 and pull-down resistor 10 in the output terminal section. It is set to . In this example, V
Since the DDI and GNDI power lines and the VDD2 and GND2 power lines are configured separately within the integrated circuit chip, the first
As in the case of the embodiment, abnormal current flowing in the internal circuit 6 is detected with sufficient accuracy, and defective integrated circuit chips can be completely removed during the manufacturing process.
以上説明したように、本発明は、入出力端子部に内蔵さ
れるプルアップ抵抗ならびにプルダウン抵抗に接続され
る電源ラインと、内部回路用電源ラインとを、少なくと
も集積回路チップ上において分離して構成することによ
り、直流電源電流チエツク時における内部回路内の異常
電流検出精度を向上させ、製造工程中における不良集積
回路チップを完全に除去し、高品質の集積回路を供給す
ることができるという効果がある。As explained above, the present invention is configured such that the power supply line connected to the pull-up resistor and pull-down resistor built in the input/output terminal section and the power supply line for the internal circuit are separated at least on the integrated circuit chip. This has the effect of improving the accuracy of abnormal current detection in the internal circuit when checking the DC power supply current, completely eliminating defective integrated circuit chips during the manufacturing process, and supplying high-quality integrated circuits. be.
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図である。
図において、１．６・・・内部回路、２，４，７゜９・
・・プルアップ抵抗、３，５，８．１０・・・プルダウ
ン抵抗。1 and 2 are block diagrams of first and second embodiments of the present invention, respectively. In the figure, 1.6...internal circuit, 2,4,7゜9.
...Pull-up resistor, 3,5,8.10...Pull-down resistor.
Claims (1)
入力端子部および出力端子部に内蔵する集積回路におい
て、前記プルアップ抵抗ならびにプルダウン抵抗に接続
される電源ラインと、前記集積回路の内部回路用電源ラ
インとが、少なくとも集積回路チップ上において分離さ
れて構成されることを特徴とする集積回路。In an integrated circuit that includes a pull-up resistor and a pull-down resistor in an input terminal section and an output terminal section, respectively, a power supply line connected to the pull-up resistor and the pull-down resistor, and a power supply line for an internal circuit of the integrated circuit, An integrated circuit characterized in that it is configured separately on at least an integrated circuit chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250521A JPH0192819A (en) | 1987-10-02 | 1987-10-02 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250521A JPH0192819A (en) | 1987-10-02 | 1987-10-02 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192819A true JPH0192819A (en) | 1989-04-12 |
Family
ID=17209126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250521A Pending JPH0192819A (en) | 1987-10-02 | 1987-10-02 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192819A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125124A (en) * | 1982-12-29 | 1984-07-19 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1987
- 1987-10-02 JP JP62250521A patent/JPH0192819A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125124A (en) * | 1982-12-29 | 1984-07-19 | Fujitsu Ltd | Semiconductor integrated circuit |
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