JPH10253710A - Semiconductor device and measuring method thereof - Google Patents

Semiconductor device and measuring method thereof

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JPH10253710A
JPH10253710A JP9052861A JP5286197A JPH10253710A JP H10253710 A JPH10253710 A JP H10253710A JP 9052861 A JP9052861 A JP 9052861A JP 5286197 A JP5286197 A JP 5286197A JP H10253710 A JPH10253710 A JP H10253710A
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comparator
output
potential
circuit
power supply
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JP9052861A
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Japanese (ja)
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修二 ▲簗▼田
Shiyuuji Yanada
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Citizen Watch Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To reduce time required for measurement by providing, for example, a buffer circuit with the output of a comparator, where the potential of both terminals of a resistor being connected in series with a power supply line is set to input, as input. SOLUTION: An internal circuit 120 to be measured is connected to a low- potential power supply wiring 106 via a high-potential power supply wire 105 and a resistor 101 for measuring current in series. A current (i) flows into the resistor 101 for measuring current and generates a potential difference. The potential difference is inputted to a comparator 114 via a high-potential side input line 107 and a low-potential side input line 108. The output of the comparator 114 is connected to the input of the buffer circuit 115 via an output line 110. The output of the buffer circuit 115 is connected to a test output pad 104 via an output line 111. When an abnormal current that indicates the failure of the internal circuit 120 is compared with an expectation value, potentials are compared and a current needs not be converted to a voltage, thus performing a measurement by operating a CMOS semiconductor integrated circuit at a required speed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はCMOS半導体集積
回路からなる半導体装置の回路構成に関し、さらに詳し
くはCMOS半導体集積回路上に形成したテスト用回路
の構成と、そのテスト回路を用いた測定方法とに関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit configuration of a semiconductor device comprising a CMOS semiconductor integrated circuit, and more particularly, to a configuration of a test circuit formed on a CMOS semiconductor integrated circuit, a measuring method using the test circuit, and a measuring method. It is about.

【0002】[0002]

【従来の技術】ディジタルのCMOS半導体集積回路の
機能テストは、入力端子からテスト信号を入力し出力端
子から出てくる信号を期待値と比較する方法が一般的に
行われている。
2. Description of the Related Art Generally, a functional test of a digital CMOS semiconductor integrated circuit is performed by a method of inputting a test signal from an input terminal and comparing a signal output from an output terminal with an expected value.

【0003】この方法はディジタルのCMOS半導体集
積回路の論理動作をテストするには適しているが、CM
OS半導体集積回路を構成する各トランジスタや配線の
良否をテストするには不十分で有る事が知られている。
これを補うため、CMOS半導体集積回路の電源に流れ
る電流を測定する方法が考案されている。
This method is suitable for testing the logical operation of a digital CMOS semiconductor integrated circuit.
It is known that it is insufficient to test the quality of each transistor and wiring constituting an OS semiconductor integrated circuit.
To compensate for this, a method of measuring a current flowing to a power supply of a CMOS semiconductor integrated circuit has been devised.

【0004】図3を用いてCMOS半導体集積回路の電
源に流れる電流を測定する方法の原理を説明する。一般
にCMOS半導体集積回路は外部からクロックが供給
し、そのクロックに同期して動作する。
Referring to FIG. 3, the principle of a method for measuring a current flowing through a power supply of a CMOS semiconductor integrated circuit will be described. Generally, a CMOS semiconductor integrated circuit is supplied with a clock from the outside and operates in synchronization with the clock.

【0005】CMOS半導体集積回路では電源に電流が
流れ込むのは、前述のクロックが入力される時だけであ
る。CMOSの消費電力が低いことが一般に知られてい
るのはこのためである。
In a CMOS semiconductor integrated circuit, a current flows into a power supply only when the above-described clock is input. It is for this reason that it is generally known that the power consumption of CMOS is low.

【0006】回路が前述のクロックに完全に同期してい
る回路の場合は、前述のクロックに十分同期して電流が
流れる。また完全に同期してない回路の場合でもクロッ
クが変化する付近で電流が増加する。
If the circuit is completely synchronized with the above-mentioned clock, a current flows sufficiently in synchronization with the above-mentioned clock. Even in the case of a circuit that is not completely synchronized, the current increases near the change of the clock.

【0007】図3は回路がクロックの立ち上がりにほぼ
同期して動作している場合を示している。それまでほと
んど流れていなかった電流はクロックの立ち上がりと共
に急激に増加する。一般的にCMOS半導体集積回路の
内部の動作には充放電に伴う時間的遅延が存在するため
回路の信号の伝搬経路に従い回路は活性化し、同時に電
源に電流が流れる。
FIG. 3 shows a case where the circuit operates almost in synchronization with the rise of the clock. The current that has hardly flowed until then rapidly increases with the rise of the clock. Generally, the internal operation of a CMOS semiconductor integrated circuit has a time delay due to charging and discharging, so that the circuit is activated according to the signal propagation path of the circuit, and at the same time, current flows to the power supply.

【0008】図3中の正常電流で示すように、電流は前
述の時間的遅延に合わせて一定の分布を示す。一回のク
ロックによる信号の伝搬が全て終了すると、電流は極め
て小さくなり、次のクロックを入力するまで変化しなく
なる。
As shown by the normal current in FIG. 3, the current shows a constant distribution in accordance with the above-mentioned time delay. When signal propagation by one clock is completed, the current becomes extremely small and does not change until the next clock is input.

【0009】CMOS半導体集積回路の中に何らかの故
障が在る場合CMOSではクロックの変化付近以外でも
電流が増加したままになる事が良く知られている。図3
の異常電流はトランジスタが故障していて、完全に電流
をカットオフ出来ない状態を示している。
[0009] It is well known that in the case of a failure in a CMOS semiconductor integrated circuit, the current in a CMOS remains increased even in the vicinity other than the vicinity of a clock change. FIG.
The abnormal current indicates that the transistor has failed and the current cannot be cut off completely.

【0010】図3中の測定点で示すように、クロックの
変化から離なれ、電流が十分小さく成った時点で電流を
測定すれば、出力端子から出てくる信号を期待値と比較
する方法を行わなくても、半導体集積回中のトランジス
タの故障を見つける事ができる。
As shown by the measurement points in FIG. 3, if the current is measured at a time when the current becomes sufficiently small, apart from the clock change, a method for comparing a signal coming out of the output terminal with an expected value is provided. Even without performing this, it is possible to find out the failure of the transistor during the semiconductor integration.

【0011】トランジスタが故障し異常電流が流れて
も、CMOSの論理動作としては正しい場合いがある。
しかし異常電流のためCMOS半導体集積回路自体の消
費電力は増加する。小型携帯機器等の低電力機器では、
僅かな消費電力の増加は重大であり、これは出力端子か
ら出てくる信号を期待値と比較する方法では検出できな
い。
Even if a transistor fails and an abnormal current flows, the logic operation of CMOS may be correct.
However, the power consumption of the CMOS semiconductor integrated circuit itself increases due to the abnormal current. For low power devices such as small portable devices,
The slight increase in power consumption is significant and cannot be detected by comparing the signal coming out of the output terminal with the expected value.

【0012】入力端子からテスト信号を入力し出力端子
から出てくる信号を期待値と比較する方法では、CMO
S半導体集積回路中の故障の影響が出力端子に伝搬する
ように、テスト信号を入力する必要があるが、CMOS
半導体集積回路の論理によっては、テスト信号を作成す
るのが困難であったり、超大なテスト信号を入力する必
要が在ったりする。
In a method of inputting a test signal from an input terminal and comparing a signal output from an output terminal with an expected value, a CMO
It is necessary to input a test signal so that the influence of a failure in the S semiconductor integrated circuit propagates to the output terminal.
Depending on the logic of the semiconductor integrated circuit, it may be difficult to generate a test signal, or it may be necessary to input a very large test signal.

【0013】一方CMOS半導体集積回路の電源に流れ
る電流を測定する方法は、各CMOS回路の論理出力が
一度変化すれば良いので、少ないテスト信号で効率よく
故障を検出する事ができる。
On the other hand, in the method of measuring the current flowing to the power supply of the CMOS semiconductor integrated circuit, since the logical output of each CMOS circuit only needs to change once, a fault can be detected efficiently with a small number of test signals.

【0014】以上のようにCMOS半導体集積回路の電
源に流れる電流を測定する方法には多くの利点が在る物
の、電流を測定するのに要する時間が電圧を比較する測
定法に比べ長いため、テストにかかるコストが大幅に増
大し十分実用化していない。
As described above, the method of measuring the current flowing through the power supply of the CMOS semiconductor integrated circuit has many advantages, but the time required for measuring the current is longer than that of the voltage comparison method. However, the cost required for testing has increased significantly, and has not been put to practical use.

【0015】図4を用いてCMOS半導体集積回路の電
源に流れる電流を測定する方法が、測定時間を長くする
理由を説明する。
Referring to FIG. 4, the reason why the method of measuring the current flowing through the power supply of the CMOS semiconductor integrated circuit increases the measurement time will be described.

【0016】被測定物であるCMOS半導体集積回路4
20は、高電位電源配線401と計低電位電源配線40
2を介して、外部に設けられたテスト回路400と接続
する。
CMOS semiconductor integrated circuit 4 to be measured
20 is a high-potential power supply wiring 401 and a total low-potential power supply wiring 40
2 and a test circuit 400 provided outside.

【0017】テスト回路400は、正側に高電位電源配
線401を負側に電流測定用抵抗403を介して低電位
電源配線402を接続した電源404と、電流測定用抵
抗403の両端を入力とするアナログデジタル変換器
(以下A/Dコンバータと呼ぶ)408と該A/Dコン
バータ出力線409と期待値入力線411を入力とし比
較結果判定線412を出力とする比較器410とで構成
する。
The test circuit 400 has a power supply 404 having a high-potential power supply line 401 connected to the positive side and a low-potential power supply line 402 connected to the negative side via a current measurement resistor 403, and inputs both ends of the current measurement resistor 403. A / D converter (hereinafter, referred to as an A / D converter) 408, an A / D converter output line 409, and an expected value input line 411 as an input and a comparator 410 as a comparison result determination line 412 as an output.

【0018】CMOS半導体集積回路420が動作を開
始すると、電源404から高電位電源線401を通過し
電流iが流れ出る。この電流はCMOS半導体集積回路
420を通過し電流測定用抵抗403を通り電源404
に達する。
When the CMOS semiconductor integrated circuit 420 starts operating, a current i flows from the power supply 404 through the high potential power supply line 401. This current passes through the CMOS semiconductor integrated circuit 420, passes through the current measuring resistor 403, and the power source 404.
Reach

【0019】電流iが電流測定用抵抗403に流れる事
により、電流測定用抵抗403の両端には電位差が発生
する。この電位差は電流測定用抵抗403の一方の端に
接続する高電位側入力線406ともう一方の端に接続す
る低電位側入力線407を介し、A/Dコンバータ40
8に到達する。
When the current i flows through the current measuring resistor 403, a potential difference is generated between both ends of the current measuring resistor 403. This potential difference is supplied to the A / D converter 40 via a high potential side input line 406 connected to one end of the current measuring resistor 403 and a low potential side input line 407 connected to the other end.
Reach 8.

【0020】A/Dコンバータ408は電流測定用抵抗
403に流れる電流iに相当するデジタル信号を発生す
る。発生した信号はA/Dコンバータ出力線409を介
し比較器410に入力する。
The A / D converter 408 generates a digital signal corresponding to the current i flowing through the current measuring resistor 403. The generated signal is input to the comparator 410 via the A / D converter output line 409.

【0021】比較器410には期待値入力線411を介
して、テストに許される最大の電流値を表す期待値をデ
ジタル表現で入力する。A/Dコンバータが出力した値
と期待値は比較器410の中で比較され、期待値を越え
た場合比較器結果判定線412に変化を引き起こす。
An expected value representing the maximum current value allowed for a test is input to the comparator 410 in digital form via an expected value input line 411. The value output from the A / D converter and the expected value are compared in the comparator 410, and when the expected value is exceeded, a change is caused in the comparator result determination line 412.

【0022】一般にデジタル信号の処理は十分高速でだ
が、アナログデジタル変換には長い時間がかかる。電流
測定用抵抗403に流れる電流iは、一般的に微小な電
流であり、微小な電流を高精度に変換するには、よりい
っそう長い時間が必要になる。
In general, digital signal processing is sufficiently fast, but analog-to-digital conversion takes a long time. The current i flowing through the current measuring resistor 403 is generally a minute current, and a longer time is required to convert the minute current with high accuracy.

【0023】一般にCMOS半導体集積回路の動作は十
分高速であり、これを実使用時の動作速度で動作させな
がら、上記に説明したCMOS半導体集積回路の電源に
流れる電流の測定を行うのは極めて難しく、測定時でC
MOS半導体集積回路の動作を停止し、前述のA/D変
換が終了するのを待つ必要がある。CMOS半導体集積
回路を実使用時の動作速度で動作させながら、電源に流
れる電流を計るのは事実上不可能である。
In general, the operation of a CMOS semiconductor integrated circuit is sufficiently fast, and it is extremely difficult to measure the current flowing through the power supply of the CMOS semiconductor integrated circuit described above while operating the CMOS semiconductor integrated circuit at the operating speed in actual use. , When measuring
It is necessary to stop the operation of the MOS semiconductor integrated circuit and wait for the completion of the A / D conversion. It is practically impossible to measure the current flowing through the power supply while operating the CMOS semiconductor integrated circuit at the operating speed in actual use.

【0024】一般的に、入力端子からテスト信号を入力
し出力端子から出てくる信号を期待値と比較する方法に
比べ、CMOS半導体集積回路の電源に流れる電流の測
定は、100〜1000倍も時間がかかる。このためテ
ストに掛かるコストを大幅に増大させる事になり、極限
られた場合を除き実用化出来ない。
In general, the measurement of the current flowing to the power supply of a CMOS semiconductor integrated circuit is 100 to 1000 times that of a method of inputting a test signal from an input terminal and comparing a signal output from an output terminal with an expected value. take time. For this reason, the cost required for the test is greatly increased, and it cannot be put to practical use except in extremely limited cases.

【0025】[0025]

【発明が解決しようとする課題】以上のようにCMOS
半導体集積回路の電源に流れる電流を測定する方法は、
入力端子からテスト信号を入力し出力端子から出てくる
信号を期待値と比較する方法に比べ、測定に掛かる時間
が大幅に長くなるという課題がある。
SUMMARY OF THE INVENTION As described above, CMOS
A method for measuring a current flowing through a power supply of a semiconductor integrated circuit is as follows.
There is a problem that the time required for measurement is significantly longer than a method of inputting a test signal from an input terminal and comparing a signal coming out of an output terminal with an expected value.

【0026】本発明の目的は上記の課題を解決して、測
定にかかる時間を大幅に短縮する半導体装置とその測定
方法を提供することである。
An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor device and a measuring method thereof, which greatly reduce the time required for measurement.

【0027】[0027]

【課題を解決するための手段】本目的を達成するために
本発明の半導体装置は、内部回路とテスト回路と入出力
回路から構成し、該テスト回路は、内部回路の電源線に
直列に接続した抵抗体と、該抵抗体の両端の電位を正負
入力とする比較器と、比較器の出力を入力とするバッフ
ァー回路と、バッファー出力に接続したパッドと、該比
較器の電源線に直列に接続したMOSトランジスタと、
該MOSトランジスタのゲートに接続したパッドで構成
することを特徴とする。
In order to achieve the object, a semiconductor device according to the present invention comprises an internal circuit, a test circuit, and an input / output circuit, and the test circuit is connected in series to a power supply line of the internal circuit. Resistor, a comparator having positive and negative potentials at both ends of the resistor, a buffer circuit having an output of the comparator as an input, a pad connected to the buffer output, and a power supply line of the comparator. A connected MOS transistor,
It is characterized by comprising a pad connected to the gate of the MOS transistor.

【0028】前記比較器は、ソースとゲートがそれぞれ
同電位で、かつソースが高電位電源に接続した導電係数
が同一な2個のP型トランジスタと、該P型トランジス
タのドレインにそれぞれ接続し、ゲートが前記比較器の
正負入力にそれぞれ接続した導電係数が僅かに異なる2
個のN型トランジスタと、該2個のN型トランジスタの
ソースと低電位電源の間に接続したN型トランジスタで
構成することを特徴とする。
The comparator is connected to two P-type transistors having a source and a gate having the same potential and the source connected to a high-potential power supply and having the same conductivity, and a drain of the P-type transistor, respectively. The gates are connected to the positive and negative inputs of the comparator, respectively.
It is characterized by comprising N-type transistors and N-type transistors connected between the sources of the two N-type transistors and a low potential power supply.

【0029】前記比較器に於いて、導電係数が僅かに異
なる2個のN型トランジスタを、デプレッション型トラ
ンジスタで構成することを特徴とする。
In the comparator, two N-type transistors having slightly different conductivity coefficients are constituted by depression-type transistors.

【0030】前記比較器は、ソースとゲートがそれぞれ
同電位で、かつソースが低電位電源に接続した導電係数
が同一な2個のN型トランジスタと、該N型トランジス
タのドレインにそれぞれ接続し、ゲートが前記比較器の
正負入力にそれぞれ接続した導電係数が僅かに異なる2
個のP型トランジスタと、該2個のP型NOSトランジ
スタのソースと高電位電源の間に接続したP型トランジ
スタで構成する事を特徴とする。
The comparator is connected to two N-type transistors having a source and a gate having the same potential and the source connected to a low-potential power supply and having the same conductivity coefficient, and a drain of the N-type transistor, respectively. The gates are connected to the positive and negative inputs of the comparator, respectively.
It is characterized by comprising P-type transistors and P-type transistors connected between the sources of the two P-type NOS transistors and a high potential power supply.

【0031】本発明の半導体装置では、CMOS半導体
集積回路の電源に流れる電流が正常であるか否かを、半
導体装置内部で電圧に変換し半導体装置外部に出力すた
め、外部に設けるテスト回路中にA/Dコンバータを必
要としない。
In the semiconductor device according to the present invention, whether the current flowing through the power supply of the CMOS semiconductor integrated circuit is normal or not is converted into a voltage inside the semiconductor device and output to the outside of the semiconductor device. Does not require an A / D converter.

【0032】また本発明の半導体装置では、CMOS半
導体集積回路の電源に流れる電流を測定する方法を、入
力端子からテスト信号を入力し出力端子から出てくる信
号を期待値と比較する方法とほぼ同一な時間で行う事を
可能にしている。
In the semiconductor device of the present invention, a method of measuring a current flowing to a power supply of a CMOS semiconductor integrated circuit is substantially the same as a method of inputting a test signal from an input terminal and comparing a signal output from an output terminal with an expected value. It is possible to do in the same time.

【0033】[0033]

【発明の実施の形態】図1(b)は本発明のCMOS半
導体集積回路の構成を説明する図であり、内部回路12
0と入出力121とテスト回路122で構成する事を示
している。
FIG. 1B is a diagram for explaining the structure of a CMOS semiconductor integrated circuit according to the present invention.
0, an input / output 121, and a test circuit 122.

【0034】図1(a)は図1(b)中の入出回路12
1とテスト回路122のより詳しい構成を示す図であ
り、CMOS半導体集積回路の電源に流れる電流を電圧
に変換する回路を備えている所を表している。はじめに
図1(a)を用いて、本発明の実施例に於ける半導体装
置の構成を説明する。
FIG. 1A shows the input / output circuit 12 in FIG. 1B.
FIG. 2 is a diagram showing a more detailed configuration of the test circuit 1 and a test circuit 122, and shows a circuit provided with a circuit for converting a current flowing through a power supply of the CMOS semiconductor integrated circuit into a voltage. First, the configuration of a semiconductor device according to an embodiment of the present invention will be described with reference to FIG.

【0035】図1(a)の入出力回路121において、
入出力パッド112は通常複数存在し、内部回路120
の外部との信号の受け渡しを行うと共に、テスト時には
テスト信号を入力したり内部回路120の状態を外部に
出力したりするのに用いる。
In the input / output circuit 121 shown in FIG.
Usually, a plurality of input / output pads 112 are provided,
Is used to input and output a test signal and output the state of the internal circuit 120 to the outside during a test.

【0036】高電位電源パッド100は半導体装置内部
の高電位電源配線105に接続し、低電位電源パッド1
02は半導体装置内部の低電位電源配線106に接続す
る。
The high potential power supply pad 100 is connected to a high potential power supply wiring 105 inside the semiconductor device,
02 is connected to the low potential power supply wiring 106 inside the semiconductor device.

【0037】測定対象である内部回路120は、高電位
電源配線105と電流測定用抵抗101を直列に介し
て、低電位電源配線106と接続する。
The internal circuit 120 to be measured is connected to the low-potential power supply wiring 106 via the high-potential power supply wiring 105 and the current measuring resistor 101 in series.

【0038】電流測定用抵抗101の高電位端は、比較
器高電位側入力線107を介して、比較器114の高電
位入力に接続し、電流測定用抵抗101の低電位端は、
比較器低電位側入力線108を介して、比較器114の
低電位入力に接続する。
The high-potential end of the current measuring resistor 101 is connected to a high-potential input of a comparator 114 via a comparator high-potential-side input line 107, and the low-potential end of the current measuring resistor 101 is
The comparator 114 is connected to the low potential input of the comparator 114 via the low potential side input line 108.

【0039】比較器114の低電位電源は、半導体内部
の低電位電源配線106に、比較器114の高電位電源
は、比較器高電位電源配線116を介してテスト制御用
トランジスタ113に接続し、更にテスト制御用トラン
ジスタ113を半導体内部の高電位電源配線105に接
続する。この例ではテスト制御用トランジスタ113
は、P型トランジスタである。
The low-potential power supply of the comparator 114 is connected to the low-potential power supply wiring 106 inside the semiconductor, and the high-potential power supply of the comparator 114 is connected to the test control transistor 113 via the comparator high-potential power supply wiring 116. Further, the test control transistor 113 is connected to the high potential power supply wiring 105 inside the semiconductor. In this example, the test control transistor 113
Is a P-type transistor.

【0040】テスト制御用トランジスタ113のゲート
入力は、テスト制御線109を介して、テスト制御パッ
ド103に接続する。
The gate input of the test control transistor 113 is connected to the test control pad 103 via the test control line 109.

【0041】比較器114の出力は、比較器出力線11
0を介し、バッファー回路115の入力に接続する。バ
ッファー回路115の出力はテスト出力線111を介
し、テスト出力パッド104に接続する。
The output of the comparator 114 is the comparator output line 11
0 is connected to the input of the buffer circuit 115. The output of the buffer circuit 115 is connected to the test output pad 104 via the test output line 111.

【0042】電流測定用抵抗101は、内部回路120
の回路動作の妨げにならない程度に低く無くてはならな
い。
The current measuring resistor 101 is connected to the internal circuit 120.
Must be low enough not to hinder the operation of the circuit.

【0043】更に、比較器114の例を図2(a)で説
明する。比較器は差動増幅器として知られる回路構成に
なっている。比較器高電位電源配線116には、P型の
負荷トランジスタ201と202のソースが接続する。
P型の負荷トランジスタ201と202はトランジスタ
の導電係数が全く同じ必要がある。
Further, an example of the comparator 114 will be described with reference to FIG. The comparator has a circuit configuration known as a differential amplifier. The sources of the P-type load transistors 201 and 202 are connected to the comparator high-potential power supply wiring 116.
The P-type load transistors 201 and 202 need to have exactly the same conductivity coefficient.

【0044】P型の負荷トランジスタ201と202の
ゲート入力は、互いに接続し、更に一方の負荷トランジ
スタ202のドレインに接続する。
The gate inputs of the P-type load transistors 201 and 202 are connected to each other, and further connected to the drain of one of the load transistors 202.

【0045】P型の負荷トランジスタ201のドレイン
は比較器出力線110に接続し、更にN型トランジスタ
203のドレインに接続する。同じくP型の負荷トラン
ジスタ202のドレインはN型トランジスタ204のド
レインに接続する。
The drain of the P-type load transistor 201 is connected to the comparator output line 110, and further connected to the drain of the N-type transistor 203. Similarly, the drain of the P-type load transistor 202 is connected to the drain of the N-type transistor 204.

【0046】N型トランジスタ203と204のソース
は互いに接続し、更に電流制限N型トランジスタ205
のドレインに接続する。電流制限N型トランジスタ20
5のソースは半導体半導体装置内部の低電位電源線10
6に接続する。
The sources of N-type transistors 203 and 204 are connected to each other, and
Connect to the drain of Current limiting N-type transistor 20
5 is a low-potential power supply line 10 inside the semiconductor device.
Connect to 6.

【0047】N型トランジスタ203のゲート入力に
は、比較器低電位側入力線108を接続し、N型トラン
ジスタ204のゲート入力には、比較器高電位側入力線
107を接続する。更に電流制限N型トランジスタ20
5のゲート入力206には、低電位電源線106との間
に一定電圧を印可する。
The gate input of the N-type transistor 203 is connected to the comparator low potential side input line 108, and the gate input of the N-type transistor 204 is connected to the comparator high potential side input line 107. Further, the current limiting N-type transistor 20
A constant voltage is applied to the gate input 206 of No. 5 and the low potential power supply line 106.

【0048】N型トランジスタ203と204の導電係
数を僅かに異なるようにする。N型トランジスタ203
導電係数がN型トランジスタ204の導電係数より大き
い場合と、その逆の場合とでは比較器114の動作に差
があるが、本発明に於ける測定方法の説明で詳述する。
The conductivity coefficients of the N-type transistors 203 and 204 are made slightly different. N-type transistor 203
Although there is a difference in the operation of the comparator 114 between the case where the conductivity coefficient is larger than the conductivity coefficient of the N-type transistor 204 and the case where the conductivity coefficient is opposite, it will be described in detail in the description of the measuring method according to the present invention.

【0049】更に、N型トランジスタ203と204は
デプレッション型トランジスタで構成する。電流測定用
抵抗101は、内部回路120の回路動作の妨げになら
ない程度に低い。このため電流測定用抵抗101の両端
に発生する電位差は小さく、比較器低電位側入力線10
8あるいは、比較器高電位側入力線107と低電位電源
線106との間の電位差も小さい。即ちN型トランジス
タ203と204のゲートソース間電位差は小さく、エ
ンハンスメント型トランジスタでは、ゲートソース間の
電位差がトランジスタのしきい値以下となり動作できな
くなる。これを防ぐために、N型トランジスタ203と
204はデプレッション型トランジスタで構成する。
Further, the N-type transistors 203 and 204 are constituted by depression type transistors. The current measuring resistor 101 is low enough not to hinder the circuit operation of the internal circuit 120. Therefore, the potential difference generated between both ends of the current measuring resistor 101 is small, and the comparator low potential side input line 10
8 or the potential difference between the comparator high potential side input line 107 and the low potential power supply line 106 is also small. That is, the potential difference between the gate and the source of the N-type transistors 203 and 204 is small, and the potential difference between the gate and the source of the enhancement-type transistor becomes less than the threshold value of the transistor, so that the operation cannot be performed. To prevent this, the N-type transistors 203 and 204 are constituted by depletion type transistors.

【0050】次に図1、図2を用いて本発明に於ける測
定方法を説明する。CMOS半導体集積回路を通常の目
的で動作させるときは、テスト制御パッド103を高電
位電源パッド101と同電位にする。これによりテスト
制御用トランジスタ113はOFFし比較器114は動
作しない。この場合は、テスト出力パッド104に発生
する信号は意味を持たない。
Next, a measuring method according to the present invention will be described with reference to FIGS. When operating the CMOS semiconductor integrated circuit for a normal purpose, the test control pad 103 is set to the same potential as the high potential power supply pad 101. As a result, the test control transistor 113 is turned off, and the comparator 114 does not operate. In this case, the signal generated at test output pad 104 has no meaning.

【0051】CMOS半導体集積回路に流れる電流を測
定する場合は、テスト制御パッド103を低電位電源パ
ッド102と同電位にする。これによりテスト制御用ト
ランジスタ113はONし比較器114は正しく動作す
る。
When measuring the current flowing through the CMOS semiconductor integrated circuit, the test control pad 103 is set to the same potential as the low potential power supply pad 102. As a result, the test control transistor 113 is turned on, and the comparator 114 operates correctly.

【0052】比較器114が正しく動作している状態
で、入力端子から何らかのテスト信号を内部回路120
に入力し、動作させる。内部回路120には、図3で説
明したように、クロックにほぼ同期して電流iが流れ
る。
When the comparator 114 is operating properly, some test signal is input from the input terminal to the internal circuit 120.
And operate it. As described with reference to FIG. 3, the current i flows through the internal circuit 120 almost in synchronization with the clock.

【0053】電流iは電流測定用抵抗101に流れ込み
電位差を発生する。この電位差を比較器高電位側入力線
107と比較器低電位側入力線108を介して、比較器
114に入力する。
The current i flows into the current measuring resistor 101 to generate a potential difference. This potential difference is input to the comparator 114 via the comparator high potential side input line 107 and the comparator low potential side input line 108.

【0054】比較器114を構成するN型トランジスタ
203と204は導電係数が僅かに異なる。例として、
N型トランジスタ203の導電係数をN型トランジスタ
204の導電係数より大きくすれば、比較器高電位側入
力線107と比較器低電位側入力線108の間に電位差
が無くても、比較器出力線110は低電位電源の電位と
なり、バッファー回路115を通してテスト出力パッド
104も低電位電源の電位になる。
The conductivity coefficients of the N-type transistors 203 and 204 constituting the comparator 114 are slightly different. As an example,
If the conductivity of the N-type transistor 203 is made larger than the conductivity of the N-type transistor 204, even if there is no potential difference between the comparator high potential side input line 107 and the comparator low potential side input line 108, the comparator output line Reference numeral 110 denotes the potential of the low potential power supply, and the test output pad 104 also reaches the potential of the low potential power supply through the buffer circuit 115.

【0055】図3の測定点で正常電流が内部回路120
に流れた場合を考えると、電流測定用抵抗101に流れ
る電流は零に近く、電流測定用抵抗101の両端には電
位差は発生しない。従って上述したようにテスト出力パ
ッド104は低電位電源の電位になる。
At the measurement point shown in FIG.
, The current flowing through the current measuring resistor 101 is close to zero, and there is no potential difference across the current measuring resistor 101. Therefore, the test output pad 104 is at the potential of the low potential power supply as described above.

【0056】次に、図3の測定点で以上電流が内部回路
120に流れた場合を考えると、電流測定用抵抗101
に流れる電流iは、異常タイミングでは零に近くならな
い。つまり電流測定用抵抗101の両端に電位差が発生
したままになる。
Next, considering the case where the current flows to the internal circuit 120 at the measurement point in FIG.
Is not close to zero at the abnormal timing. That is, a potential difference is generated between both ends of the current measuring resistor 101.

【0057】この電位差を比較器114に入力する。N
型トランジスタ204のゲート電位は、N型トランジス
タ203のゲート電位より大きくなる。このためN型ト
ランジスタ204はN型トランジスタ203に比べより
ONする。従って比較器出力線110は高電位電源の電
位に変化する。バッファー回路115を通してテスト出
力パッド104も高電位電源の電位に変化する。
This potential difference is input to the comparator 114. N
The gate potential of the type transistor 204 is higher than the gate potential of the N-type transistor 203. Therefore, the N-type transistor 204 is turned on more than the N-type transistor 203. Therefore, the comparator output line 110 changes to the potential of the high potential power supply. The test output pad 104 also changes to the potential of the high potential power supply through the buffer circuit 115.

【0058】テスト出力パッド104の電位を、高電位
電源の電位に等しい時を1信号、低電位電源の電位に等
しい時を0信号と呼べば、本発明によって、半導体内部
に流れる電流の測定が、出力端子から出てくる信号を期
待値と比較する従来の方法と同一である事がわかる。
If the potential of the test output pad 104 is referred to as one signal when the potential of the test potential pad 104 is equal to the potential of the high potential power source, and referred to as the zero signal when the potential of the test output pad 104 is equal to the potential of the low potential power source, the present invention makes it possible to measure the current flowing inside the semiconductor. It can be seen that this is the same as the conventional method of comparing the signal coming out of the output terminal with the expected value.

【0059】本実施例では、正常電流の期待値はいつで
も0信号であり、CMOS半導体集積回路内部の故障を
示す異常電流の期待値は1信号である。期待値の比較は
電位の比較であり、電流を電圧に変換する必要は無い。
従って測定はCMOS半導体集積回路を必要な速さで動
作させながら測定する事が可能である。
In this embodiment, the expected value of the normal current is always 0 signal, and the expected value of the abnormal current indicating a failure inside the CMOS semiconductor integrated circuit is 1 signal. The comparison of expected values is a comparison of potentials, and there is no need to convert current to voltage.
Therefore, the measurement can be performed while operating the CMOS semiconductor integrated circuit at a required speed.

【0060】一般に異常電流は一定値では無く、CMO
S半導体集積回路の構成や、製造方法によって変わると
予想される。従って異常電流の最下限はテストを行う目
的によって変わってくる。異常電流の最下限を越えると
ころで比較器114の出力が変化するよう、N型トラン
ジスタ203と204の導電係数の値を設定すればよ
い。
In general, the abnormal current is not a constant value,
It is expected to vary depending on the configuration of the S semiconductor integrated circuit and the manufacturing method. Therefore, the lower limit of the abnormal current depends on the purpose of the test. What is necessary is just to set the value of the conductivity coefficient of the N-type transistors 203 and 204 so that the output of the comparator 114 changes at the point where the lower limit of the abnormal current is exceeded.

【0061】MOSトランジスタの導電係数は、チャネ
ル幅とチャネル長の比に比例する。つまりN型トランジ
スタ203と204の導電係数の設定は、チャネル幅あ
るいはチャネル長の設計で調整する。
The conductivity coefficient of a MOS transistor is proportional to the ratio between the channel width and the channel length. That is, the setting of the conductivity coefficient of the N-type transistors 203 and 204 is adjusted by designing the channel width or the channel length.

【0062】更に、図3の測定点に於ける正常電流もC
MOS半導体集積回路の構成や、製造方法によって必ず
しも零では無い。しかし正常電流の時は零、異常電流の
時は零より明らかに大きいと判断できるように、電流測
定抵抗101を設定すればよい。
Further, the normal current at the measurement point in FIG.
It is not always zero depending on the configuration of the MOS semiconductor integrated circuit and the manufacturing method. However, the current measuring resistor 101 may be set so that it can be determined that the current is zero when the current is normal and that the current is clearly larger than zero when the current is abnormal.

【0063】以上の実施例は、N型トランジスタ203
の導電係数がN型トランジスタ204の導電係数より大
きく、テスト出力パッド104に現れる信号が、正常電
流の時は0信号であり、異常電流の時は1信号であっ
た。逆にN型トランジスタ204の導電係数がN型トラ
ンジスタ203の導電係数より大きい場合は、テスト出
力パッド104に現れる信号は、正常電流の時は1信号
であり、異常電流の時は0信号のなるのは容易に類推で
きる。
In the above embodiment, the N-type transistor 203 is used.
Is larger than the conductivity coefficient of the N-type transistor 204, and the signal appearing on the test output pad 104 is 0 when the current is normal and 1 when the current is abnormal. Conversely, when the conductivity of the N-type transistor 204 is larger than the conductivity of the N-type transistor 203, the signal appearing on the test output pad 104 is 1 when the current is normal and 0 when the current is abnormal. It is easy to guess.

【0064】図2(b)は比較器114の別の実施例を
示している。比較器低電位電源配線106には、N型の
負荷トランジスタ211と212のソースが接続する。
N型の負荷トランジスタ211と212はトランジスタ
の導電係数が全く同じ必要がある。
FIG. 2B shows another embodiment of the comparator 114. The sources of the N-type load transistors 211 and 212 are connected to the comparator low-potential power supply wiring 106.
The N-type load transistors 211 and 212 need to have exactly the same conductivity coefficient.

【0065】N型の負荷トランジスタ211と212の
ゲート入力は、互いに接続し、更に一方の負荷トランジ
スタ212のドレインに接続する。
The gate inputs of the N-type load transistors 211 and 212 are connected to each other and further to the drain of one of the load transistors 212.

【0066】N型の負荷トランジスタ211のドレイン
は比較器出力線110に接続し、更にP型トランジスタ
213のドレインに接続する。同じくN型の負荷トラン
ジスタ212のドレインはP型トランジスタ214にの
ドレインに接続する。
The drain of the N-type load transistor 211 is connected to the comparator output line 110, and further connected to the drain of the P-type transistor 213. Similarly, the drain of the N-type load transistor 212 is connected to the drain of the P-type transistor 214.

【0067】P型トランジスタ213と214のソース
は互いに接続し、更に電流制限P型トランジスタ215
のドレインに接続する。電流制限P型トランジスタ21
5のソースは半導体半導体装置内部の高電位電源線11
6に接続する。
The sources of P-type transistors 213 and 214 are connected to each other.
Connect to the drain of Current limiting P-type transistor 21
5 is a high potential power supply line 11 inside the semiconductor device.
Connect to 6.

【0068】P型トランジスタ213のゲート入力に
は、比較器低電位側入力線108を接続し、P型トラン
ジスタ214のゲート入力には、比較器高電位側入力線
107を接続する。更に電流制限トランジスタ215の
ゲート入力216には、高電位電源線116との間に一
定電圧を印可する。
The gate input of the P-type transistor 213 is connected to the comparator low potential side input line 108, and the gate input of the P-type transistor 214 is connected to the comparator high potential side input line 107. Further, a constant voltage is applied between the gate input 216 of the current limiting transistor 215 and the high potential power supply line 116.

【0069】P型トランジスタ213と214の導電係
数を僅かに異なるようにする。P型トランジスタ213
導電係数がP型トランジスタ214の導電係数より大き
い場合と、その逆の場合とでは比較器114の動作に差
があるが、これは前述の実施例と同一になる。
The conductivity coefficients of the P-type transistors 213 and 214 are made slightly different. P-type transistor 213
There is a difference in the operation of the comparator 114 between the case where the conductivity coefficient is larger than the conductivity coefficient of the P-type transistor 214 and the opposite case, but this is the same as in the above-described embodiment.

【0070】図2(b)に示す実施例にに於ける測定方
法は、図2(a)に示した例と同じであり、どちらの場
合も、CMOS半導体集積回路の電源に流れる電流を測
定する方法を、入力端子からテスト信号を入力し出力端
子から出てくる信号を期待値と比較する方法とほぼ同一
な時間で行う事を可能にしている。
The measuring method in the embodiment shown in FIG. 2B is the same as that in the example shown in FIG. 2A. In both cases, the current flowing in the power supply of the CMOS semiconductor integrated circuit is measured. This method can be performed in substantially the same time as a method of inputting a test signal from an input terminal and comparing a signal coming out of an output terminal with an expected value.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例における半導体装置の構成を示
す回路図である。
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施例における比較器の構成を示す回
路図である。
FIG. 2 is a circuit diagram showing a configuration of a comparator according to the embodiment of the present invention.

【図3】半導体集積回路の電源に流れる電流を測定する
方法の原理を説明する図である。
FIG. 3 is a diagram illustrating the principle of a method for measuring a current flowing through a power supply of a semiconductor integrated circuit.

【図4】従来例の測定法を説明する回路図である。FIG. 4 is a circuit diagram illustrating a measuring method of a conventional example.

【符号の説明】[Explanation of symbols]

100 高電位電源パッド 101 電流測定用パッド 102 低電位電源パッド 103 テスト制御用パッド 104 テスト出力パッド 105 高電位電源線 106 比較器低電位電源線 107 比較器高電位側入力線 108 比較器低電位側入力線 109 テスト制御線 110 比較器出力線 111 テスト出力線 113 テスト制御用トランジスタ 114 比較器 115 バッファー回路 116 比較器高電位電源線 120 内部回路 121 入出力回路 122 テスト回路 201、202 P型負荷トランジスタ 203 第1のN型トランジスタ 204 第2のN型トランジスタ 205 電流制限N型トランジスタ 206 電流制限N型トランジスタのゲート 211、202 N型負荷トランジスタ 213 第1のP型トランジスタ 214 第2のP型トランジスタ 215 電流制限P型トランジスタ 216 電流制限P型トランジスタのゲート 400 テスト回路 401 高電位電源配線 402 低電位電源配線 403 電流測定用抵抗 404 電源 406 高電位側入力線 407 低電位側入力線 408 A/Dコンバータ 409 A/Dコンバータ出力線 410 比較器 411 期待値入力線 412 比較結果判定線 DESCRIPTION OF SYMBOLS 100 High potential power supply pad 101 Current measurement pad 102 Low potential power supply pad 103 Test control pad 104 Test output pad 105 High potential power supply line 106 Comparator low potential power supply line 107 Comparator high potential side input line 108 Comparator low potential side Input line 109 Test control line 110 Comparator output line 111 Test output line 113 Test control transistor 114 Comparator 115 Buffer circuit 116 Comparator high potential power supply line 120 Internal circuit 121 Input / output circuit 122 Test circuit 201, 202 P-type load transistor 203 First N-type transistor 204 Second N-type transistor 205 Current-limited N-type transistor 206 Gate of current-limited N-type transistor 211, 202 N-type load transistor 213 First P-type transistor 214 Second P-type transistor Transistor 215 current limiting P-type transistor 216 gate of current limiting P-type transistor 400 test circuit 401 high-potential power supply wiring 402 low-potential power supply wiring 403 current measuring resistor 404 power supply 406 high-potential-side input line 407 low-potential-side input line 408 A / D converter 409 A / D converter output line 410 Comparator 411 Expected value input line 412 Comparison result judgment line

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 CMOS半導体で構成し、内部回路とテ
スト回路と入出力回路からなる半導体装置であって、前
記テスト回路は前記内部回路の電源線に直列に接続した
抵抗体と、該抵抗体の両端の電位を正負入力とする比較
器と、該比較器の出力を入力とするバッファー回路と、
該バッファー回路のバッファー出力に接続したパッド
と、前記比較器の電源線に直列に接続したMOSトラン
ジスタと、該MOSトランジスタのゲートに接続したパ
ッドで構成する事を特徴とする半導体装置。
1. A semiconductor device comprising a CMOS semiconductor and comprising an internal circuit, a test circuit, and an input / output circuit, wherein the test circuit comprises: a resistor connected in series to a power supply line of the internal circuit; A comparator having the potentials at both ends of the comparator as positive and negative inputs, a buffer circuit having the output of the comparator as an input,
A semiconductor device comprising a pad connected to a buffer output of the buffer circuit, a MOS transistor connected in series to a power supply line of the comparator, and a pad connected to a gate of the MOS transistor.
【請求項2】 前記比較器において、ソースとゲートが
それぞれ同電位でかつソースが高電位電源に接続した導
電係数が同一な2個のP型トランジスタと、該P型トラ
ンジスタのドレインにそれぞれ接続し、ゲートが前記比
較器の正負入力にそれぞれ接続し、導電係数が僅かに異
なる2個のN型トランジスタと、該2個のN型トランジ
スタのソースと低電位電源の間に接続したN型トランジ
スタで構成する事を特徴とする請求項1に記載の半導体
装置。
2. In the comparator, two P-type transistors having a source and a gate having the same potential and a source connected to a high-potential power source and having the same conductivity coefficient, and a drain connected to the P-type transistor, respectively. A gate connected to the positive and negative inputs of the comparator, two N-type transistors having slightly different conductivity coefficients, and an N-type transistor connected between the sources of the two N-type transistors and a low potential power supply. The semiconductor device according to claim 1, wherein the semiconductor device is configured.
【請求項3】 前記比較器に於いて、導電係数が僅かに
異なる2個のN型トランジスタを、デプレッション型で
構成する事を特徴とする請求項1に記載の半導体装置。
3. The semiconductor device according to claim 1, wherein in the comparator, two N-type transistors having slightly different conductivity coefficients are configured as a depression type.
【請求項4】 前記比較器において、ソースとゲートが
それぞれ同電位で、かつソースが低電位電源に接続した
導電係数が同一な2個のN型トランジスタと、該N型ト
ランジスタのドレインにそれぞれ接続し、ゲートが前記
比較器の正負入力にそれぞれ接続し、導電係数が僅かに
異なる2個のP型トランジスタと、該2個のP型トラン
ジスタのソースと高電位電源の間に接続したP型トラン
ジスタで構成する事を特徴とする請求項1に記載の半導
体装置。
4. In the comparator, two N-type transistors whose sources and gates have the same potential and whose sources are connected to a low-potential power source and have the same conductivity coefficient are connected to the drains of the N-type transistors, respectively. Two P-type transistors having gates respectively connected to the positive and negative inputs of the comparator and having slightly different conductivity coefficients; and a P-type transistor connected between the sources of the two P-type transistors and a high potential power supply. The semiconductor device according to claim 1, wherein:
【請求項5】 CMOS半導体で構成し、内部回路とテ
スト回路と入出力回路からなり、前記テスト回路は内部
回路の電源線に直列に接続した抵抗体と、該抵抗体の両
端の電位を正負入力とする比較器と、該比較器の出力を
入力とするバッファー回路と、該バッファー回路のバッ
ファー出力に接続したパッドと、前記比較器の電源線に
直列に接続したMOSトランジスタと、該MOSトラン
ジスタのゲートに接続したパッドで構成した半導体装置
の測定方法であって、前記入出力回路から入力するクロ
ックの変化点に同期し、該内部回路を流れる電流で前記
抵抗に発生する電圧を、前記比較器で1或いは0の電位
に変換し、前記バッファー回路を介し前記バッファー出
力に接続したパッドに出力し、さらに前記クロックの変
化点から離れた時点で前記バッファー出力に接続した出
力の電位を測定する事を特徴とする半導体装置の測定方
法。
5. A test circuit comprising an internal circuit, a test circuit, and an input / output circuit. The test circuit includes a resistor connected in series to a power supply line of the internal circuit, and a potential at both ends of the resistor. A comparator as an input, a buffer circuit as an input to the output of the comparator, a pad connected to a buffer output of the buffer circuit, a MOS transistor connected in series to a power line of the comparator, and a MOS transistor A method of measuring a semiconductor device comprising a pad connected to a gate of the semiconductor device, wherein a voltage generated in the resistor by a current flowing through the internal circuit in synchronization with a change point of a clock input from the input / output circuit is compared with the comparison result. The potential is converted to a potential of 1 or 0 by a device and output to a pad connected to the buffer output via the buffer circuit, and further separated from the clock change point. And measuring the potential of the output connected to the buffer output.
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