JPH0191296U - - Google Patents

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JPH0191296U
JPH0191296U JP18796487U JP18796487U JPH0191296U JP H0191296 U JPH0191296 U JP H0191296U JP 18796487 U JP18796487 U JP 18796487U JP 18796487 U JP18796487 U JP 18796487U JP H0191296 U JPH0191296 U JP H0191296U
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JP
Japan
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schedule data
schedule
display
specifying
data storage
Prior art date
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Pending
Application number
JP18796487U
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Description

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本考案の一実施例の回路構成を示す図
、第2図は第1図のRAMの一部構成を示す図、
第3図は上記実施例の動作の概要を示すジエネラ
ルフローチヤート、第4図および第5図は上記第
3図におけるキー処理を詳細に示すフローチヤー
ト、第6図は上記第3図の計時処理を詳細に示す
フローチヤート、第7図および第8図は上記キー
処理に伴なう表示の変遷を示す図である。 1……ROM、2……ROMアドレス制御部、
3……RAM、4……インストラクシヨンデコー
ダ、5……演算回路、6……ラツチ回路、7……
発振器、8……タイミングジエネレータ、9……
キー入力部、10……分周回路、11……表示部
、12……計時データ表示部、13……スケジユ
ール表示部、T……時刻計時レジスタ、M……モ
ードカウンタ、F……状態フラグ、m……曜日指
示カウンタ、l……時間体指示カウンタ、C……
日付レジスタ、FD……フオーマツトフラグ、H
A……曜日ポインタエリア、SA……スケジユー
ルデータエリア。
FIG. 1 is a diagram showing a circuit configuration of an embodiment of the present invention, FIG. 2 is a diagram showing a partial configuration of the RAM in FIG. 1,
FIG. 3 is a general flowchart showing an overview of the operation of the above embodiment, FIGS. 4 and 5 are flowcharts showing details of the key processing in FIG. 3, and FIG. 6 is a timing diagram of FIG. Flowcharts showing the process in detail, FIGS. 7 and 8, are diagrams showing changes in display accompanying the key processing. 1...ROM, 2...ROM address control unit,
3...RAM, 4...Instruction decoder, 5...Arithmetic circuit, 6...Latch circuit, 7...
Oscillator, 8... Timing generator, 9...
Key input section, 10... Frequency divider circuit, 11... Display section, 12... Timing data display section, 13... Schedule display section, T... Time clock register, M... Mode counter, F... Status flag , m... Day of the week indicating counter, l... Time body indicating counter, C...
Date register, FD...Format flag, H
A...Day pointer area, SA...Schedule data area.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 発振器からの信号を計数して、年、月、日、時
刻の時間データを計時する計時手段と、外部から
操作可能なスイツチ手段と、このスイツチ手段に
より、複数の日々の行動すべき予定であるスケジ
ユールデータを記憶するスケジユールデータ記憶
手段と、前記計時手段からの時間データと前記ス
ケジユールデータ記憶手段に記憶されているスケ
ジユールデータとを同時に表示する表示手段と、
前記スケジユールデータ記憶手段に記憶されてい
る複数の日々のスケジユールデータのうち特定の
日を指定する指定手段と、この指定手段により指
定された特定の日のスケジユールデータを前記表
示部に表示するよう制御する表示制御手段とを備
えることを特徴とするスケジユール表示機能付電
子腕時計。
A clock means that counts signals from an oscillator to measure time data of year, month, day, and time, a switch means that can be operated from the outside, and a plurality of daily action schedules using this switch means. schedule data storage means for storing schedule data; display means for simultaneously displaying time data from the timer and schedule data stored in the schedule data storage means;
a specifying means for specifying a specific day among a plurality of daily schedule data stored in the schedule data storage means; and control to display schedule data for the specific day specified by the specifying means on the display section. An electronic wristwatch with a schedule display function, characterized in that it is equipped with a display control means for displaying a schedule.
JP18796487U 1987-12-10 1987-12-10 Pending JPH0191296U (en)

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